111 地方特考四等 電信工程 電子學概要 考古題詳解

核心觀念

此題考查 NPN 電晶體的直流偏壓設計。集極電阻由集極電源與指定集極電壓決定；射極電阻則須先求射極電流，因為 $\beta$ 有限時，$I_E$ 略大於 $I_C$：

解題方法

基極接地，因此 $V_B=0$。題目給定 $V_{BE}=0.7\ \mathrm{V}$ 時的集極電流為 $1\ \mathrm{mA}$；依 BJT 指數特性，在室溫取熱電壓 $V_T\approx25\ \mathrm{mV}$，集極電流加倍時：

因此射極電壓為：

集極電阻承受 $+15\ \mathrm{V}$ 至 $+5\ \mathrm{V}$ 的電壓差，流過的電流為 $I_C=2\ \mathrm{mA}$：

核心觀念

本題考兩級式儀表放大器。第一級由兩個非反相放大器組成，跨接兩個反相端的電阻 $R_1$ 會提高差動增益；第二級是差動放大器。理想運算放大器在線性負回授下，反相端電壓等於同側的非反相端電壓，且輸入電流為零。

將差動輸入定義為 $V_d=V_2-V_1$，共模輸入為兩輸入的平均值：

因此：

其中 $V_d=0.01\sin\omega t\ \mathrm{V}$。

解題方法

第一級兩個運算放大器的反相端電壓分別為 $V_1$、$V_2$。對上方反相端套用 KCL：

所以：

同理，對下方反相端套用 KCL：

代入 $\frac{R_2}{R_1}=\frac{100\ \mathrm{k}\Omega}{1\ \mathrm{k}\Omega}=100$，以及

核心觀念

本題考差動對搭配 PNP 電流鏡主動負載的小訊號分析。平衡時，尾電流平均分配給 $Q_1$、$Q_2$；差動輸入使兩支管的集極電流一增一減，電流鏡將 $Q_1$ 的電流變化反映到輸出端，與 $Q_2$ 的電流變化相加。

採用室溫 $V_T\approx25\ \mathrm{mV}$，並使用常見的小訊號近似：

解題方法

平衡時每支輸入 BJT 的集極電流近似為

因此

（一）輸入電阻 $R_i$

差動輸入下，兩個基極間看到兩個 $r_\pi$ 串聯，所以

（二）輸出電阻 $R_o$

以常見小訊號近似，輸出端看到 $Q_2$ 與 $Q_4$ 的集極輸出電阻並聯：

核心觀念

本題考共源放大器的中頻增益，以及輸入耦合電容、輸出耦合電容和源極旁路電容造成的低頻極點。計算各電容的極點時，使用短路時間常數法：求某一電容所見電阻時，將其他電容視為短路，並將獨立電壓源設為零。

解題方法

先求閘極偏壓電阻的交流等效值：

中頻時，三個電容視為短路，源極交流接地。輸入分壓比為

汲極交流負載為

因此中頻增益為

負號表示共源放大器輸出反相。

三個極點頻率

1. 輸入耦合電容 $C_{\mathrm{in}}=0.01\,\mu\mathrm{F}$

電容所見電阻為 $100\,\mathrm{k\Omega}+8\,\mathrm{M\Omega}=8.1\,\mathrm{M\Omega}$，所以

2. 源極旁路電容 $C_S=10\,\mu\mathrm{F}$

閘極交流接地時，從源極看入晶體管的電阻約為 $1/g_m=1\,\mathrm{k\Omega}$。因此電容所見電阻為

核心觀念

本題考查數位積體電路中布林代數的兩種關鍵 CMOS 實現技術：互補式金氧半邏輯（Static Complementary CMOS Logic） 與 通道晶體管邏輯（Pass-Transistor Logic, PTL）。

1. 布林函數識別： $Y = A\overline{B} + \overline{A}B = A \oplus B$ 此函數為二輸入之**互斥或（XOR）**運算。
2. 靜態互補式 CMOS 邏輯架構：

• CMOS 邏輯閘具備本質反相特性（Inverting Logic）。要實現非反相邏輯（如 XOR），標準做法為先合成其反相函數 $\overline{Y}$（互斥反或，XNOR），再於輸出端串接一級 CMOS 反相器（Inverter）。
• 下拉網路（PDN, Pull-Down Network）：由 NMOS 組成，負責輸出低電位（接地）。依據 $\overline{Y}$ 展開式，布林「及（AND）」以 NMOS 串聯實現，布林「或（OR）」以 NMOS 並聯實現。
• 上拉網路（PUN, Pull-Up Network）：由 PMOS 組成，負責輸出高電位（$V_{DD}$），其拓撲結構為 PDN 的對偶（Dual）網路（AND 轉並聯、OR 轉串聯）。

3. 通道晶體管邏輯（PTL）架構：

• 利用輸入訊號直接驅動電晶體的通道端（汲極／源極），而非僅由固定電源 $V_{DD}$ 與地端（GND）驅動，大幅節省電晶體數量與晶片面積。
• 依據夏農展開定理（Shannon's Expansion Theorem），將布林式改寫為多工器（MUX）形式： $Y = B \cdot \overline{A} + \overline{B} \cdot A$ 以控制信號（$B$ 與 $\overline{B}$）驅動閘極，以資料信號（$A$ 與 $\overline{A}$）輸入通道。

解題方法

一、以靜態 CMOS 邏輯實現 $Y = A\overline{B} + \overline{A}B$

步驟 1：求取反相邏輯表示式 $\overline{Y}$ $\overline{Y} = \overline{A\overline{B} + \overline{A}B} = (A + B)(\overline{A} + \overline{B}) = AB + \overline{A}\overline{B}$

步驟 2：設計 NMOS 下拉網路（PDN）

• 導通條件為 $\overline{Y} = 1$ 時接地。
• $AB$ 項：兩顆閘極分別接 $A$ 與 $B$ 的 NMOS 相互串聯。
• $\overline{A}\overline{B}$ 項：兩顆閘極分別接 $\overline{A}$ 與 $\overline{B}$ 的 NMOS 相互串聯。
• 兩組串聯支路相互並聯後接於中間節點 $Z$（即 $\overline{Y}$）與 GND 之間。

步驟 3：設計 PMOS 上拉網路（PUN）

• 利用對偶原理：$\overline{Y} = (A + B)(\overline{A} + \overline{B})$。
• $(A + B)$ 項：兩顆閘極分別接 $A$ 與 $B$ 的 PMOS 相互並聯。
• $(\overline{A} + \overline{B})$ 項：兩顆閘極分別接 $\overline{A}$ 與 $\overline{B}$ 的 PMOS 相互並聯。
• 兩組並聯對相互串聯後接於電源端 $V_{DD}$ 與中間節點 $Z$ 之間。

步驟 4：輸出反相級（Inverter）

• 節點 $Z$ 連接至由一對互補 PMOS/NMOS 組成的標準反相器，將 $\overline{Y}$ 反相輸出 $Y$。

電路圖 1：靜態 CMOS 邏輯實現架構

 VDD
 |
 +--------+--------+
 | |
 |--o (A) |--o (B) <-- PMOS 並聯對 (A + B)
 | |
 +--------+--------+
 |
 +-----+-----+
 | |
 |--o (/A) |--o (/B) <-- PMOS 並聯對 (/A + /B)
 | |
 +-----+-----+
 |
 +-------------------+ 節點 Z (/Y)
 | |
 +-----+-----+ | VDD
 | | | |
 --- (A) --- (/A) +-------|--o (PMOS)
 | | | |--------o 輸出 Y
 --- (B) --- (/B) +-------|-- (NMOS)
 | | |
 +-----+-----+ GND
 | [ 輸出 CMOS 反相器 ]
 GND
 [ NMOS 下拉網路 ]

二、以通道晶體管邏輯（PTL）實現 $Y = A\overline{B} + \overline{A}B$

PTL 依據開關設計可分為「基本單通道 NMOS 型」與「互補傳輸閘型（Transmission-Gate, TG）」：

形式 (A)：基本 NMOS 通道晶體管邏輯（元件最簡型）

將函數視為以 $B$ 作為控制變數：

• 當 $B = 1$ 時，應輸出 $\overline{A}$。
• 當 $B = 0$（即 $\overline{B} = 1$）時，應輸出 $A$。