114 公務人員升官等薦任 電子工程 電子學 考古題詳解

核心觀念

本題考查反相放大器的訊號增益與雜訊增益不同，以及輸入耦合電容造成的高通頻率響應。

反相放大器的訊號增益為

而輸入失調電壓加在非反相端時，輸出失調電壓由雜訊增益決定：

因此，若訊號增益大小為 $1000$，雜訊增益為 $1001$。

解題方法

（一）輸出直流失調電壓與最大輸入振幅

依圖，$V_{OS}=4\ \mathrm{mV}$ 加在非反相端，因此輸出直流失調電壓為

這表示輸出訊號以 $+4.004\ \mathrm{V}$ 為中心擺動。輸出飽和電位為 $\pm20\ \mathrm{V}$，往正、負方向的可用擺幅分別為

要讓正弦波兩側都不削波，輸出峰值振幅受較小的 $15.996\ \mathrm{V}$ 限制。以訊號增益大小 $1000$ 換算，輸入峰值上限為

（二）求耦合電容 $C$

核心觀念

本題考查 BJT 的小訊號 hybrid-$\pi$ 模型，以及共射極放大器的輸入電阻、輸出電阻與電壓增益：

室溫取 $V_T=25\ \mathrm{mV}$。圖中 $Q_1$ 為 NPN 共射極放大器，$Q_2$ 為 PNP 主動負載；計算交流輸出電阻時，$Q_1$、$Q_2$ 的 $r_o$ 並聯。

解題方法

先求偏壓電流。 電流源提供 $Q_2$ 的射極電流 $I_{E2}=0.1\ \mathrm{mA}$。考慮 PNP 電晶體的有限 $\beta_p=50$：

輸出節點沒有外接直流負載，因此由節點電流關係，$I_{C1}=I_{C2}=0.09804\ \mathrm{mA}$。

(一) 輸入電阻 $R_{in}$

$Q_1$ 的射極接交流地，輸入端看入基極即為 $r_{\pi1}$：

(二) $Q_1$ 的轉導值 $g_{m1}$

因此

(三) 放大器輸出電阻 $R_o$

令輸入訊號為零，$Q_1$ 與 $Q_2$ 的基極交流接地，兩管的 Early 電阻皆接在輸出端與交流地之間：

核心觀念

本題考差動放大器的小訊號差模分析。差動輸入電阻要計入晶體管的 $r_\pi$ 與射極退化電阻；電壓增益則要先計算兩側 $5\,\mathrm{k\Omega}$ 輸入電阻造成的訊號衰減，再計算集極差動輸出。

採用 $V_T=25\,\mathrm{mV}$，並以對稱偏壓近似每支電晶體的靜態射極電流為 $0.5\,\mathrm{mA}$，故集極電流約為 $0.5\,\mathrm{mA}$。純差模訊號下，兩側訊號大小相等、方向相反，共用射極節點為交流虛地，因此尾端的 $R_{EE}$ 不影響差模計算。

解題方法

令差動輸入為 $v_{id}=v_{b1}-v_{b2}$。每側小訊號參數為

(一) 輸入差分電阻 $R_{id}$

單側基極看入的電阻為

差動輸入跨接兩側基極，兩側各貢獻一個 $R_{in,b}$，因此

(二) 電壓總增益 $V_o/V_{sig}$

核心觀念

本題考電壓回授放大器的小訊號分析。將直流電源視為交流接地，並依題目僅提供 $g_m$ 的條件，採用忽略 MOSFET 輸出電阻、閘極電流為零的小訊號模型。

輸入訊號加在 $Q_1$ 的閘極，回授訊號由輸出端經 $R_2$ 接至 $Q_1$ 的源極。依此定義：

• $R_{in}$ 是從訊號源端看入放大器的輸入電阻。
• $R_{out}$ 是令 $V_s=0$ 後，從輸出端看入放大器的電阻。

解題方法

令 $v_x$ 為 $Q_1$ 汲極、亦即 $Q_2$ 閘極的小訊號電壓；令 $v_y$ 為 $Q_1$ 源極電壓。

（一）輸入電阻 $R_{in}$

MOSFET 閘極的小訊號電流為零，因此從訊號源端看入 $Q_1$ 閘極：

（二）輸出電阻 $R_{out}$

令 $V_s=0$，在輸出端加測試電壓 $v_t$。$Q_1$ 源極節點的 KCL 為：

代入 $R_1=1\,\mathrm{k\Omega}$、$R_2=9\,\mathrm{k\Omega}$、$g_{m1}=0.004\,\mathrm{S}$：

$Q_1$ 汲極的小訊號電壓為：

測試電流為：

因此：

核心觀念

本題考兩類 MOS 邏輯：

• 虛擬 NMOS（pseudo-NMOS）：以閘極接地的常導通 pMOS 作上拉負載，以下方 nMOS 網路實現輸出拉低條件。nMOS 網路導通時，輸出為低電位；網路截止時，輸出由 pMOS 拉高。
• 通道電晶體邏輯（PTL）：以電晶體作為受控制的通道，依控制訊號選擇要傳到輸出的資料。常用多工器關係式表示： $Y=S D_1+\overline{S}D_0.$

依原卷掃描，PTL 兩個函數是 $Y=AB$ 與 $Y=\overline{AB}$；題目文字重複寫成 $\overline{AB}$，以下依原卷圖面作答。

解題方法與電路

一、pseudo-NMOS 實現 $Y=\overline{A+B+C+D}$

輸出只有在 $A,B,C,D$ 全為 $0$ 時為高。因此，任一輸入為高都要使輸出接地，nMOS 應採並聯。

 VDD
 |
 Mp：pMOS，閘極接 GND
 |
 +------ Y
 |
 +-------+-------+-------+
 | | | |
 nMOS A nMOS B nMOS C nMOS D
 | | | |
 +-------+-------+-------+
 |
 GND

當任一輸入為 $1$，對應 nMOS 導通，輸出被拉低；四個輸入全為 $0$ 時，nMOS 網路截止，輸出由 pMOS 拉高。因此：

$Y=\overline{A+B+C+D}.$

二、pseudo-NMOS 實現 $Y=\overline{ABCD}$

輸出只有在 $A,B,C,D$ 全為 $1$ 時為低。因此，四個輸入都必須為高才形成接地通路，nMOS 應採串聯。

 VDD
 |
 Mp：pMOS，閘極接 GND
 |
 +------ Y
 |
 nMOS（閘極 A）
 |
 nMOS（閘極 B）
 |
 nMOS（閘極 C）
 |
 nMOS（閘極 D）
 |
 GND

只有 $A=B=C=D=1$ 時，串聯 nMOS 全部導通，輸出被拉低；其餘情況至少一顆截止，輸出由 pMOS 拉高。因此：

$Y=\overline{ABCD}.$

三、PTL 實現 $Y=AB$