107 身心障礙特考四等 電力工程 電子學概要 考古題詳解

核心觀念

本題評量雙極性接面電晶體（BJT）多級直接耦合放大電路之直流偏壓分析（DC Bias Analysis），核心理論與公式包含：

1. 二極體補償分壓偏壓電路：利用二極體順向導通電壓 $V_D = 0.7\ \mathrm{V}$ 抵消電晶體接面電壓 $|V_{BE}| = 0.7\ \mathrm{V}$ 之溫度效應。分壓支路總壓降滿足克希荷夫電壓定律（KVL）。
2. 理想高增益近似（$\beta \approx \infty$）：

• 基極電流極小可忽略：$I_B = \frac{I_C}{\beta} \approx 0\ \mathrm{A}$。
• 射極電流等於集極電流：$I_E = I_C + I_B \approx I_C$。
• 串聯於基極路徑上的電阻（如 $R_X$）兩端無直流電壓降：$V_{R_X} = I_B \cdot R_X = 0\ \mathrm{V}$。

3. 電晶體主動區（Active Region）偏置條件：

• NPN 電晶體：$V_{BE} = 0.7\ \mathrm{V}$，且集-射極電壓 $V_{CE} > V_{CE,\text{sat}} \approx 0.2\ \mathrm{V}$。
• PNP 電晶體：$V_{EB} = 0.7\ \mathrm{V}$，且射-集極電壓 $V_{EC} > V_{EC,\text{sat}} \approx 0.2\ \mathrm{V}$。

4. 歐姆定律與節點電壓法：各級輸出電壓由集極／射極負載電阻之直流壓降決定。

解題方法

題目圖 1 之電路拓撲若細節未全，依命題電阻數值之精準倍數關係（$R_{B1} + R_{B2} = 43\ \mathrm{k}\Omega$ 與 $V_{CC} - V_D = 4.3\ \mathrm{V}$）及國家考試命題慣例，本電路為經典之「兩級互補直接耦合放大電路」：第一級由電晶體 $Q_1$（$Q_P$）配合二極體與分壓電阻建立偏壓，集極輸出為 $V_{o1}$；第二級為電晶體 $Q_2$（$Q_N$），基極由第一級直接耦合（經由串聯電阻 $R_X$），集極輸出為 $V_{o2}$。

步驟一：計算基極分壓偏壓支路

由直流電源 $V_{CC} = 5\ \mathrm{V}$、二極體導通電壓 $V_D = 0.7\ \mathrm{V}$，經分壓電阻 $R_{B1} = 23\ \mathrm{k}\Omega$ 與 $R_{B2} = 20\ \mathrm{k}\Omega$ 構成偏壓迴路。

因電晶體 $\beta \approx \infty \implies I_B \approx 0$，分壓支路電流不受基極分流影響： $I_{\text{bias}} = \frac{V_{CC} - V_D}{R_{B1} + R_{B2}} = \frac{5\ \mathrm{V} - 0.7\ \mathrm{V}}{23\ \mathrm{k}\Omega + 20\ \mathrm{k}\Omega} = \frac{4.3\ \mathrm{V}}{43\ \mathrm{k}\Omega} = 0.1\ \mathrm{mA}$

第一級基極節點電壓 $V_{B1}$ 為： $V_{B1} = I_{\text{bias}} \cdot R_{B2} = 0.1\ \mathrm{mA} \times 20\ \mathrm{k}\Omega = 2.0\ \mathrm{V}$ （亦即 $V_{B1} = V_{CC} - V_D - I_{\text{bias}} R_{B1} = 5 - 0.7 - 2.3 = 2.0\ \mathrm{V}$）

步驟二：第一級直流工作點與 $V_{o1}$ 計算

第一級採用 PNP 電晶體 $Q_P$：

1. 射極電壓 $V_{E1}$： $V_{E1} = V_{B1} + |V_{BE1}| = 2.0\ \mathrm{V} + 0.7\ \mathrm{V} = 2.7\ \mathrm{V}$
2. 射極與集極電流 $I_{E1}, I_{C1}$： 射極電阻 $R_{E1} = 1\ \mathrm{k}\Omega$ 連接至 $V_{CC}$： $I_{E1} = \frac{V_{CC} - V_{E1}}{R_{E1}} = \frac{5\ \mathrm{V} - 2.7\ \mathrm{V}}{1\ \mathrm{k}\Omega} = 2.3\ \mathrm{mA}$ 因 $\beta \approx \infty$，得： $I_{C1} \approx I_{E1} = 2.3\ \mathrm{mA}$
3. 第一級輸出電壓 $V_{o1}$（集極經 $R_{C1} = 1\ \mathrm{k}\Omega$ 接地）：

核心觀念

本題評量共源極（Common-Source, CS）MOSFET 放大器的小訊號分析與高頻頻率響應，涉及以下核心定義與公式：

1. MOSFET 飽和區小訊號轉導（Transconductance, $g_m$）： 在忽略通道長度調變效應（$\lambda = 0 \implies r_o = \infty$）與基底效應（$\gamma = 0$）下： $g_m = \frac{2 I_D}{V_{OV}} = \frac{2 I_{SS}}{V_{GS} - V_{TH}}$

2. 低頻中頻帶電壓增益（Low-Frequency Voltage Gain, $A_v$）： 輸入端為 MOSFET 閘極，直流與小訊號輸入阻抗為無限大（$R_{in} = \infty$），故訊號源內阻無分壓損失（$V_{gs} = V_{sig}$）。輸出端負載為 $R_L$，增益為： $A_v = \frac{V_o}{V_{sig}} = -g_m R_L$

3. 米勒效應（Miller's Theorem）與高頻極點： 跨接於閘極與汲極之間的電容 $C_{gd}$ 因反相放大作用產生米勒放大效應：

• 輸入端米勒電容：$C_{M1} = C_{gd}(1 - A_v) = C_{gd}(1 + g_m R_L)$
• 輸入端總電容：$C_{in} = C_{gs} + C_{M1} = C_{gs} + C_{gd}(1 + g_m R_L)$
• 輸入極點頻率：$f_{p1} = \frac{1}{2\pi R_{sig} C_{in}}$
• 輸出端米勒電容：$C_{M2} = C_{gd}\left(1 - \frac{1}{A_v}\right) \approx C_{gd}$
• 輸出極點頻率：$f_{p2} \approx \frac{1}{2\pi R_L C_{gd}}$

4. 高頻 3-dB 截止頻率（$f_H$）： 題目指定之雙極點近似公式： $f_H \approx \frac{1}{\sqrt{\left(\frac{1}{f_{p1}}\right)^2 + \left(\frac{1}{f_{p2}}\right)^2}}$

解題方法

步驟一：直流偏壓與轉導計算

由題意，電晶體偏壓電流由源極電流源提供： $I_D = I_{SS} = 200\ \mu\mathrm{A} = 0.2\ \mathrm{mA}$ 過驅動電壓為： $V_{OV} = 0.2\ \mathrm{V}$ 計算小訊號轉導 $g_m$： $g_m = \frac{2 I_D}{V_{OV}} = \frac{2 \times 200\ \mu\mathrm{A}}{0.2\ \mathrm{V}} = 2000\ \mu\mathrm{A/V} = 2\ \mathrm{mA/V} = 2 \times 10^{-3}\ \mathrm{S}$

因為忽略通道長度調變與基底效應： $r_o = \infty,\quad g_{mb} = 0$

步驟二：繪製小訊號高頻等效電路（第 1 小題）

在小訊號交流分析中，直流電壓源 $V_{DD}$ 交流接地，理想直流電流源 $I_{SS}$ 視為開路（源極 $S$ 交流接地）。 電晶體以高頻混合 $\pi$ 模型（Hybrid-$\pi$ Model）表示，包含電容 $C_{gs}$ 與 $C_{gd}$：

 +------------------ Cgd (0.5 pF) -----------------+
 | |
 | |
 +-----------------+ +----------------+------+---- Vo
 | | | |
 Vsig | + | --- [ ]
 O-----[ Rsig (10 kΩ) ]----+--o Vgs gm*Vgs | [ ] RL (40 kΩ)
 | - (2 mA/V) | [ ]
 --- | | |
 Cgs --- | | |
 (4 pF) | v | |
 | | | |
 ---------------------------+--------------+----------------+------+---- 接地 (GND)

若利用米勒定理將 $C_{gd}$ 分解至輸入與輸出端，可得米勒等效電路：

 【輸入側等效電路】 【輸出側等效電路】
 Rsig (10 kΩ) RL (40 kΩ)
 Vsig o-----[ ]-----+-------o Gate Drain o-----+-----[ ]-----o 接地
 | | |
 --- Cin = Cgs + CM1 --- Cout ≈ Cgd
 --- (44.5 pF) gm*Vgs --- (0.5 pF)
 | v |
 ---------------------+-------o 接地 ------+-----+---------------o 接地

步驟三：計算低頻電壓增益 $A_v = V_o / V_{sig}$（第 2 小題）

在低頻（中頻帶）條件下，電晶體內部電容 $C_{gs}$ 與 $C_{gd}$ 視為開路。

1. 閘極輸入阻抗 $R_{in} = \infty$，故無電流流入閘極： $V_{gs} = V_g = V_{sig}$
2. 汲極小訊號受控電流源 $g_m V_{gs}$ 流經負載電阻 $R_L$： $V_o = - g_m V_{gs} R_L = - g_m R_L V_{sig}$
3. 代入數值： $A_v = \frac{V_o}{V_{sig}} = - g_m R_L = - (2 \times 10^{-3}\ \mathrm{S}) \times (40 \times 10^3\ \Omega) = -80\ \mathrm{V/V}$

步驟四：計算高頻 3-dB 極點頻率 $f_H$（第 3 小題）

利用米勒近似法求取輸入端與輸出端兩極點：

1. 輸入極點 $f_{p1}$： 跨於 $C_{gd}$ 兩端的電壓增益為 $K = \frac{V_o}{V_{gs}} = -80$。 輸入端等效米勒電容： $C_{M1} = C_{gd} (1 - K) = 0.5\ \mathrm{pF} \times [1 - (-80)] = 0.5\ \mathrm{pF} \times 81 = 40.5\ \mathrm{pF}$ 輸入端總並聯電容：

核心觀念

本題考查非理想運算放大器之負回授電路分析（出自 Sedra & Smith 經典負回授理論架構），核心重點包含：

1. 理想運算放大器特性：

• 開迴路增益 $A_1 \to \infty$ 時，輸入端具「虛擬短路」（Virtual Short）特性，即差動輸入電壓 $V_d = 0$ 且輸入端不抽載電流。
• 非反相放大器之理想閉迴路電壓增益由回授網路分壓比決定： $A_v = \frac{1}{\beta} = 1 + \frac{R_2}{R_1}$

2. 回授電路之雙埠網路分析法（Two-Port Feedback Analysis）：

• 回授拓撲判斷：輸入端信號與回授信號相串聯（電壓相減），輸出端並聯取樣輸出電壓，屬於串聯－分流（Series-Shunt，即電壓－電壓回授）。
• 回授因子 $\beta$：回授電壓與輸出電壓之比，$\beta = \left.\frac{V_f}{V_o}\right|_{I_1=0}$。
• 負載效應（Loading Effect）：
• 對輸入端的負載電阻 $R_{11}$：令輸出端交流短路（$V_o = 0$），由回授網路看入之等效電阻。
• 對輸出端的負載電阻 $R_{22}$：令輸入端交流開路（$I_1 = 0$），由回授網路看入之等效電阻。
• 基本放大器（A 電路）：將信號源內阻 $R_{sig}$、負載 $R_L$ 以及回授網路負載效應（$R_{11}, R_{22}$）納入後之開迴路增益 $A$。
• 閉迴路特性公式：
• 閉迴路電壓增益：$A_{vf} = \frac{A}{1 + A\beta}$
• 串聯輸入之輸入電阻提升：$R_{if} = R_i (1 + A\beta)$，放大器輸入端電阻 $R_{in} = R_{if} - R_{sig}$
• 分流輸出之輸出電阻降低：$R_{of} = \frac{R_o}{1 + A\beta}$，放大器輸出端電阻 $R_{out} = R_{of} \parallel (-R_L)$

解題方法與詳細推導

(一) 假設 $A_1 = \infty$，計算電壓增益 $A_v = V_o / V_{sig}$

1. 當開迴路增益 $A_1 \to \infty$ 時，運算放大器內部控制信號 $V_d = \frac{V_o}{A_1} \to 0$，形成虛擬短路（$V^+ = V^-$）。
2. 流經差動輸入電阻 $R_{id}$ 的電流為： $I_{in} = \frac{V_d}{R_{id}} = \frac{0}{20\ \mathrm{k}\Omega} = 0\ \mathrm{A}$ 由於輸入電流為零，信號源電阻 $R_{sig}$ 無壓降，同相輸入端電壓為： $V^+ = V_{sig}$
3. 根據虛擬短路，$V^- = V^+ = V_{sig}$。由回授網路分壓定理： $V^- = V_o \times \left(\frac{R_1}{R_1 + R_2}\right)$
4. 代入求得閉迴路電壓增益： $A_v = \frac{V_o}{V_{sig}} = 1 + \frac{R_2}{R_1} = 1 + \frac{1.8\ \mathrm{k}\Omega}{0.2\ \mathrm{k}\Omega} = 1 + 9 = 10\ \mathrm{V/V}$

(二) 已知 $A_1 = 10^3\ \mathrm{V/V}$，利用回授電路原理分析

步驟 1：判定回授組態與回授因子 $\beta$

• 組態判定：輸入端為電壓相減（串聯混合），輸出端取樣端電壓 $V_o$（分流取樣），故為串聯－分流（Series-Shunt）​負回授電路。
• 回授網路參數： $\beta = \left.\frac{V_f}{V_o}\right|_{I_1 = 0} = \frac{R_1}{R_1 + R_2} = \frac{0.2}{0.2 + 1.8} = 0.1\ \mathrm{V/V}$

步驟 2：計算回授網路對輸入端與輸出端的負載效應

• 輸入端負載電阻 $R_{11}$（令 $V_o = 0$，從反相輸入端看入回授網路）： $R_{11} = R_1 \parallel R_2 = 0.2\ \mathrm{k}\Omega \parallel 1.8\ \mathrm{k}\Omega = \frac{0.2 \times 1.8}{0.2 + 1.8} = 0.18\ \mathrm{k}\Omega$
• 輸出端負載電阻 $R_{22}$（令 $I_1 = 0$，由輸出端看入回授網路）： $R_{22} = R_1 + R_2 = 0.2\ \mathrm{k}\Omega + 1.8\ \mathrm{k}\Omega = 2.0\ \mathrm{k}\Omega$

步驟 3：建立無回授但含負載效應之基本放大器（A 電路）

1. 輸入端迴路總電阻 $R_i$： $R_i = R_{sig} + R_{id} + R_{11} = 4.82\ \mathrm{k}\Omega + 20\ \mathrm{k}\Omega + 0.18\ \mathrm{k}\Omega = 25\ \mathrm{k}\Omega$
2. 差動輸入電壓 $V_i$（即 $V_d$）與 $V_{sig}$ 之關係： $V_i = V_{sig} \times \frac{R_{id}}{R_i} = V_{sig} \times \frac{20}{25} = 0.8\ V_{sig}$
3. 輸出端等效並聯負載電阻 $R_L'$： $R_L' = R_{22} \parallel R_L = 2.0\ \mathrm{k}\Omega \parallel 2.0\ \mathrm{k}\Omega = 1.0\ \mathrm{k}\Omega$
4. 輸出電壓 $V_o'$ 與受控源 $A_1 V_i$ 之分壓： $V_o' = A_1 V_i \times \frac{R_L'}{r_o + R_L'} = 1000\ V_i \times \frac{1.0\ \mathrm{k}\Omega}{0.25\ \mathrm{k}\Omega + 1.0\ \mathrm{k}\Omega} = 1000\ V_i \times \frac{1.0}{1.25} = 800\ V_i$
5. A 電路開迴路增益 $A$：

核心觀念

本題評量數位邏輯電路與 CMOS 積體電路設計之核心能力，涵蓋兩大主題：

1. 正反器轉換與時序邏輯（Sequential Logic）特性：

• D 型正反器（D Flip-Flop, D-FF） 之特性方程式為： $Q(t+1) = D$ 其中 $Q(t+1)$ 代表時脈（CLK）觸發後的次態（Next State），其狀態完全由當前輸入端 $D$ 之邏輯位準決定。
• 透過外加組合邏輯電路（Combinational Logic），可將 D-FF 轉換為具特定功能的正反器（如具備「保持、重置、設定、反相」四種完整功能的 JK 正反器）。
• 組合邏輯電路的輸入包含外部輸入變數（$A, B$）與現態回授（$Q(t)$ 或 $\overline{Q}(t)$），其輸出驅動 D-FF 之 $D$ 輸入端。

2. CMOS 邏輯電路設計（CMOS Logic Design）：

• 靜態 CMOS 邏輯閘由 PMOS 上拉網路（Pull-Up Network, PUN） 與 NMOS 下拉網路（Pull-Down Network, PDN） 互補對稱構成。
• PDN 設計原則（NMOS）：負責在輸出為邏輯 $0$（接地 GND）時導通。邏輯「AND（及）」以電晶體 串聯（Series） 實作；邏輯「OR（或）」以電晶體 並聯（Parallel） 實作。
• PUN 設計原則（PMOS）：負責在輸出為邏輯 $1$（接電源 $V_{DD}$）時導通。PUN 與 PDN 互為對偶（Dual）：PDN 中串聯者，PUN 中對應為 並聯；PDN 中並聯者，PUN 中對應為 串聯。
• 亦可採用 CMOS 傳輸閘（Transmission Gate, TG） 實作多工選擇器架構。

解題方法

若題意圖形細節未明，依命題慣例，圖 4(a) 之經典架構為以 D-FF 實現具備完整四組工作模式之 JK 正反器（輸入 $A$ 對應 $J$、$B$ 對應 $K$），組合邏輯電路負責合成輸入 $D$；圖 4(c) 則以 CMOS 電晶體實現驅動該時序電路之邏輯方塊。

(一) 完成圖 4(b) 真值表推導

1. 建立功能需求： 欲使電路具備完整的雙輸入正反器控制功能：

• 當 $(A, B) = (0, 0)$ 時，電路處於「保持（Hold）」狀態，次態維持現態：$Q(t+1) = Q(t)$。
• 當 $(A, B) = (0, 1)$ 時，電路處於「重置（Reset）」狀態，次態清除為 $0$：$Q(t+1) = 0$。
• 當 $(A, B) = (1, 0)$ 時，電路處於「設定（Set）」狀態，次態設定為 $1$：$Q(t+1) = 1$。
• 當 $(A, B) = (1, 1)$ 時，電路處於「反相／切換（Toggle）」狀態，次態為現態之反相：$Q(t+1) = \overline{Q}(t)$。

2. 推導激勵函數（Excitation Function）： 由上述次態需求，列出真值表並化簡 D 輸入之布林代數式： $D = Q(t+1) = A \cdot \overline{Q}(t) + \overline{B} \cdot Q(t)$ 代入各組 $(A, B)$ 驗算：

• $(A, B) = (0, 0) \implies D = 0 \cdot \overline{Q} + 1 \cdot Q = Q(t) \implies Q(t+1) = Q(t)$
• $(A, B) = (0, 1) \implies D = 0 \cdot \overline{Q} + 0 \cdot Q = 0 \implies Q(t+1) = 0$
• $(A, B) = (1, 0) \implies D = 1 \cdot \overline{Q} + 1 \cdot Q = \overline{Q} + Q = 1 \implies Q(t+1) = 1$
• $(A, B) = (1, 1) \implies D = 1 \cdot \overline{Q} + 0 \cdot Q = \overline{Q}(t) \implies Q(t+1) = \overline{Q}(t)$

由此可得圖 4(b) 真值表之四組輸出狀態。

(二) 以 PMOS 與 NMOS 設計圖 4(c) 之「方塊電路」

「方塊電路」具有三個輸入端 $a, b, c$ 與一個輸出端 $d$。依命題配置，方塊電路實作組合邏輯功能以驅動後級電路。

在 CMOS 積體電路中，最普遍且標準的兩種實作架構如下：

架構一：靜態 CMOS 複合邏輯閘（AND-OR-INVERT, AOI 閘）

若方塊電路實作基本三輸入複合邏輯函數： $d = \overline{(a \cdot b) + c}$ （或經後級反相器配合產生非反相輸出），其電晶體級線路配置如下：

1. NMOS 下拉網路（PDN）：

• 輸入 $a$ 與 $b$ 進行「AND」運算，故將兩顆 NMOS（標記為 $M_{Na}$ 與 $M_{Nb}$）串聯。
• 串聯支路再與輸入 $c$ 之 NMOS（標記為 $M_{Nc}$）並聯。
• 並聯網路頂端接輸出端 $d$，底端接地（GND）。

2. PMOS 上拉網路（PUN）：

• 取 PDN 之對偶結構：輸入 $a$ 與 $b$ 之兩顆 PMOS（標記為 $M_{Pa}$ 與 $M_{Pb}$）並聯。
• 並聯支路再與輸入 $c$ 之 PMOS（標記為 $M_{Pc}$）串聯。
• 串聯網路頂端接電源（$V_{DD}$），底端接輸出端 $d$。

電晶體電路拓撲接線：