108 身心障礙特考四等 電力工程 電子學概要 考古題詳解

核心觀念

本題考查 MOSFET 共源級放大器的小訊號分析。因 $C_{C1}$、$C_{C2}$、$C_S$ 皆視為無窮大，在中頻小訊號等效電路中，三者皆為短路；因此源極為交流接地，電路具有反相的共源級電壓增益。

MOSFET 的小訊號參數為

解題方法

先算出 $g_m$ 與 $r_o$，再依序求輸入阻抗、輸出阻抗、開路增益及含訊號源與負載的全電路增益。

由題目數值，

所以

(1) 輸入阻抗 $R_{in}$

MOSFET 閘極小訊號電流近似為零，輸入端只經 $R_G$ 接地，因此

(2) 輸出阻抗 $R_O$

求放大器本身的輸出阻抗時，將輸入訊號設為零並移除負載 $R_L$。此時輸出端看見 $R_D$ 與 $r_o$ 並聯：

(3) 開路電壓增益 $A_{vo}$

開路代表移除 $R_L$。源極為交流接地，故 $v_{gs}=v_i$，汲極負載為 $R_D\parallel r_o$。共源級輸出反相：

核心觀念

本題考查共射極 BJT 放大器的高頻響應。由 $f_T$ 求出基極—射極等效電容 $C_\pi$，再以 $C_\mu$ 的基極—集極回授效應求出 $3\,\mathrm{dB}$ 高頻截止頻率 $f_H$。

因 $C_{C1}$、$C_{C2}$、$C_E$ 均視為無窮大，在交流小訊號等效電路中可視為短路；因此射極為交流接地，輸出端與集極相連。電晶體輸出電阻為 $r_o=\gamma_o=400\,\mathrm{k}\Omega$。

解題方法

取 $V_T=25\,\mathrm{mV}$，由直流電流求小訊號參數：

由電晶體截止頻率定義

可得

基極端對交流地的總電導為

集極端對交流地的總電導為

核心觀念

本題評量主動元件在輸出特性曲線中「非理想有限輸出阻抗」的物理機制與電路建模，核心概念涵蓋：

1. 雙極性接面電晶體（BJT）：

• 物理機制：基極寬度調變效應（Base-Width Modulation），即 Early 效應（Early Effect）。
• 大訊號集極電流公式：$I_C = I_S e^{V_{BE}/V_T} \left(1 + \frac{V_{CE}}{V_A}\right)$。
• 小訊號輸出電阻：$r_o = \left( \left. \frac{\partial I_C}{\partial V_{CE}} \right|_{Q\text{點}} \right)^{-1} \approx \frac{V_A}{I_C}$。

2. 金氧半場效電晶體（MOSFET）：

• 物理機制：通道長度調變效應（Channel-Length Modulation, CLM）。
• 飽和區大訊號汲極電流公式：$I_D = \frac{1}{2} \mu_n C_{ox} \left(\frac{W}{L}\right) (V_{GS} - V_{th})^2 (1 + \lambda V_{DS}) = \frac{1}{2} k_n' \left(\frac{W}{L}\right) V_{ov}^2 \left(1 + \frac{V_{DS}}{V_A}\right)$（其中 $\lambda = \frac{1}{V_A}$）。
• 小訊號輸出電阻：$r_o = \left( \left. \frac{\partial I_D}{\partial V_{DS}} \right|_{Q\text{點}} \right)^{-1} \approx \frac{1}{\lambda I_D} = \frac{V_A}{I_D}$。

解題方法

本題為標準問答題，應依序針對 BJT 與 MOSFET 分別論述其「物理成因」與「對等效電路模型之影響」。

一、產生 Early 電壓之原因

1. 雙極性接面電晶體（BJT）

• 物理成因：基極寬度調變效應（Base-Width Modulation）
• 詳細機制：

1. 當 BJT 操作於順向主動區（Forward-Active Mode）時，射極－基極接面（EBJ）為順向偏壓，集極－基極接面（CBJ）為逆向偏壓。
2. 當集極－射極電壓 $V_{CE}$ 增加時，CBJ 的逆向偏壓 $V_{CB}$（$V_{CB} = V_{CE} - V_{BE}$）隨之增大。
3. 逆向偏壓增大使 CBJ 的空乏區（Depletion Region）變寬。由於基極通常摻雜濃度遠低於射極與集極，且幾何寬度極窄，CBJ 空乏區會顯著向基極內部延伸。
4. 空乏區延伸導致中性基極的有效寬度 $W_B$ 實質縮小（即有效基極變窄）。
5. 根據擴散電流原理，基極少數載子（以 npn 為例為注入電子）的濃度梯度正比於 $\frac{1}{W_B}$；有效寬度縮小使濃度梯度變陡，電子在基極內的複合機率下降，越過 CBJ 到達集極的載子增加，造成集極電流 $I_C$ 隨 $V_{CE}$ 增大而略微上升。
6. 在 $I_C - V_{CE}$ 特性曲線上，主動區曲線斜率不為零，將切線往負電壓軸外推交於一點，該交點對應的負電壓量值即定義為 Early 電壓 $V_A$。

2. 金氧半場效電晶體（MOSFET）

• 物理成因：通道長度調變效應（Channel-Length Modulation）
• 詳細機制：

1. 當 MOSFET 操作於飽和區（Saturation Mode / Pinch-off）時，汲極－源極電壓滿足 $V_{DS} \ge V_{GS} - V_{th}$（即 $V_{DS} \ge V_{ov}$），反轉通道在汲極端開始被夾止。
2. 當 $V_{DS}$ 繼續增加大於過驅電壓 $V_{ov}$ 時，通道夾止點會向源極端退縮，夾止點與汲極接面之間形成一個長度為 $\Delta L$ 的空乏區，承受多餘的電壓差 $(V_{DS} - V_{ov})$。
3. 反轉通道的有效導電長度縮減為： $L_{\text{eff}} = L - \Delta L$
4. 飽和區汲極電流 $I_D$ 與通道長度成反比（$I_D \propto \frac{1}{L_{\text{eff}}}$）。由於 $V_{DS}$ 增加促使 $L_{\text{eff}}$ 縮短，導致飽和汲極電流隨 $V_{DS}$ 增加而呈現微幅線性上升，不再是理想的定電流。
5. 在 $I_D - V_{DS}$ 特性曲線中，飽和區切線向負電壓軸外推所交之電壓量值即為 Early 電壓 $V_A$（其倒數即為通道長度調變參數 $\lambda = \frac{1}{V_A}$）。

二、對等效電路模型之影響

1. 對 BJT 等效電路模型之影響

• 大訊號模型（DC/Large-Signal Model）： 集極電流方程由理想的純壓控電流源，修正為受 $V_{CE}$ 線性調變的方程式： $I_C = I_S e^{V_{BE}/V_T} \left(1 + \frac{V_{CE}}{V_A}\right)$ 受控電流源不再具備無窮大內阻。
• 小訊號等效電路（Small-Signal Model，如 Hybrid-$\pi$ 或 T 模型）： 在集極（Collector）與射極（Emitter）端點之間，必須並聯一個有限的小訊號輸出電阻 $r_o$：

核心觀念

1. 雙埠網路（Two-Port Network）之定義與變數約定： 雙埠網路具有輸入埠（埠 1）與輸出埠（埠 2）。標準符號約定為：輸入埠端電壓為 $V_1$、流入電流為 $I_1$；輸出埠端電壓為 $V_2$、流入電流為 $I_2$。
2. 單向電路（Unilateral Circuit）之物理定義： 訊號僅能由輸入端（埠 1）正向傳遞至輸出端（埠 2），而輸出端的訊號變化無法逆向傳回輸入端（即無反向回授，Reverse Transmission 為零）。
3. 相關矩陣參數： 雙埠網路依據不同的激勵與響應組合，可表示為阻抗參數（Z 參數）、導納參數（Y 參數）與混合參數（h 參數）。單向電路的特徵即為各組參數中之反向轉移參數為零（$z_{12} = 0$、$y_{12} = 0$、$h_{12} = 0$）。

解題方法

本題為申論觀念題，解題切入點應分為三步驟：先列出雙埠網路三大常用參數等式，再令反向轉移參數為零推導等式變化，最後說明此變化所呈現之電路特性。

一、 雙埠網路等式與單向條件推導

1. 阻抗參數（Z 參數，Impedance Parameters）： 電壓與電流之矩陣方程式為： $\begin{bmatrix} V_1 \\ V_2 \end{bmatrix} = \begin{bmatrix} z_{11} & z_{12} \\ z_{21} & z_{22} \end{bmatrix} \begin{bmatrix} I_1 \\ I_2 \end{bmatrix}$ 展開為純量等式： $V_1 = z_{11}I_1 + z_{12}I_2$ $V_2 = z_{21}I_1 + z_{22}I_2$

• 反向轉移阻抗為 $z_{12} = \left.\frac{V_1}{I_2}\right|_{I_1=0}$。
• 單向電路參數條件：$z_{12} = 0$ 且 $z_{21} \neq 0$。
• 等式變化： $V_1 = z_{11}I_1$ $V_2 = z_{21}I_1 + z_{22}I_2$

2. 導納參數（Y 參數，Admittance Parameters）： 電流與電壓之矩陣方程式為： $\begin{bmatrix} I_1 \\ I_2 \end{bmatrix} = \begin{bmatrix} y_{11} & y_{12} \\ y_{21} & y_{22} \end{bmatrix} \begin{bmatrix} V_1 \\ V_2 \end{bmatrix}$ 展開為純量等式： $I_1 = y_{11}V_1 + y_{12}V_2$ $I_2 = y_{21}V_1 + y_{22}V_2$

• 反向轉移導納為 $y_{12} = \left.\frac{I_1}{V_2}\right|_{V_1=0}$。
• 單向電路參數條件：$y_{12} = 0$ 且 $y_{21} \neq 0$。
• 等式變化： $I_1 = y_{11}V_1$ $I_2 = y_{21}V_1 + y_{22}V_2$

3. 混合參數（h 參數，Hybrid Parameters，電子學電晶體最常用）： 方程式為： $\begin{bmatrix} V_1 \\ I_2 \end{bmatrix} = \begin{bmatrix} h_{11} & h_{12} \\ h_{21} & h_{22} \end{bmatrix} \begin{bmatrix} I_1 \\ V_2 \end{bmatrix}$ 展開為純量等式： $V_1 = h_{11}I_1 + h_{12}V_2 \quad (h_{11} = h_i, \; h_{12} = h_r)$ $I_2 = h_{21}I_1 + h_{22}V_2 \quad (h_{21} = h_f, \; h_{22} = h_o)$

• 反向電壓轉移比為 $h_{12} = h_r = \left.\frac{V_1}{V_2}\right|_{I_1=0}$。
• 單向電路參數條件：$h_{12} = 0$ 且 $h_{21} \neq 0$。
• 等式變化： $V_1 = h_{11}I_1$ $I_2 = h_{21}I_1 + h_{22}V_2$

二、 單向電路所展現之電路特性

由上述參數變化（$z_{12} = 0$、$y_{12} = 0$、$h_{12} = 0$），可歸納出單向電路具備以下四大特性：

核心觀念

1. 動態 MOS 邏輯（Dynamic MOS Logic）架構：

• 典型動態 CMOS 邏輯閘由三部分組成：
• 預充電電晶體（Precharge Transistor, $M_p$）：為 PMOS，源極接 $V_{DD}$，汲極接輸出節點 $Y$，閘極受時脈信號 $\phi$ 控制。
• 下拉邏輯網路（Pull-Down Network, PDN）：全由 NMOS 組成，根據欲實現之無反相邏輯函數 $f$ 設計，內部以「串聯代表及閘（AND）」、「並聯代表或閘（OR）」。
• 評估電晶體（Evaluation Transistor, $M_e$）：為 NMOS，汲極接 PDN 底部，源極接地（GND），閘極受時脈信號 $\phi$ 控制。
• 動態邏輯天生具有反相輸出特性，即輸出端電壓方程式為： $Y = \overline{f}$ 其中 $f$ 為 PDN 的導通布林邏輯條件。

2. 布林代數化簡（Boolean Algebra Simplification）：

• 吸收律（Absorption Law）： $X + X\cdot Y = X$ $X\cdot Y + X\cdot Z = X\cdot(Y + Z)$
• 若邏輯項包含冗餘項，必須先化簡至最簡積之和（SOP）或最簡和之積（POS），以求得最少電晶體數目，減少晶片面積並降低節點寄生電容以提升電路操作速度。

解題方法

步驟一：布林函數化簡與題意確認

考題給定之邏輯函數為： $Y = \overline{A\cdot B\cdot C + A\cdot(C+D) + B\cdot\overline{F}}$ (註：依國家考試命題慣例與排版特徵，若題型頂部反相線截斷為 $\overline{ABC} + \dots$，展開後將恆等於 1 而失去電路設計意義；本題真意為對全體函數反相之動態邏輯型式 $Y = \overline{f}$)。

定義下拉網路（PDN）對應之正邏輯函數為 $f$，使得 $Y = \overline{f}$： $f = A\cdot B\cdot C + A\cdot(C+D) + B\cdot\overline{F}$

展開並利用布林代數吸收律化簡： $f = A\cdot B\cdot C + A\cdot C + A\cdot D + B\cdot\overline{F}$ $f = A\cdot C\cdot(B + 1) + A\cdot D + B\cdot\overline{F}$

因為 $B + 1 = 1$： $f = A\cdot C + A\cdot D + B\cdot\overline{F} = A\cdot(C + D) + B\cdot\overline{F}$

因此，最簡化後的輸出函數為： $Y = \overline{A\cdot(C + D) + B\cdot\overline{F}}$

步驟二：合成 NMOS 下拉網路（PDN）

根據化簡後的函數 $f = A\cdot(C + D) + B\cdot\overline{F}$，以 NMOS 實現：

1. 分支一：$A\cdot(C + D)$

• 輸入 $C$ 與 $D$ 為「或（OR）」關係 $\rightarrow$ 電晶體 $M_C$ 與 $M_D$ 並聯。
• 輸入 $A$ 與 $(C+D)$ 為「及（AND）」關係 $\rightarrow$ 電晶體 $M_A$ 與並聯組 $(M_C \parallel M_D)$ 串聯。

2. 分支二：$B\cdot\overline{F}$

• 輸入 $B$ 與 $\overline{F}$ 為「及（AND）」關係 $\rightarrow$ 電晶體 $M_B$ 與 $M_{\overline{F}}$ 串聯。

3. 主網路：分支一與分支二為「或（OR）」關係 $\rightarrow$ 分支一與分支二並聯。

步驟三：電路圖繪製

動態 MOS 邏輯電路圖如下：