111 鐵路特考高員三級 電子工程 半導體工程 考古題詳解

核心觀念

本題考查砷化鎵（GaAs）的晶體結構、單位晶格內原子數，以及由密度求晶格常數。

砷化鎵具有閃鋅礦結構（zinc blende structure），其本質為：

• 鎵原子形成面心立方（FCC）晶格。
• 砷原子位於相對於鎵原子晶格的四面體位置。
• 每一個鎵原子與四個砷原子形成四面體配位，反之亦然。

密度與晶格常數的關係式為

若單位晶格內含有 $Z$ 個 GaAs 化學式單位，則

其中：

• $\rho$：晶體密度
• $M_{\mathrm{GaAs}}$：GaAs 莫耳質量
• $N_A$：亞佛加厥常數，$6.022\times 10^{23}\ \mathrm{mol^{-1}}$
• $a$：晶格常數
• $Z$：每單位晶格內的 GaAs 數目

（一）砷化鎵的晶體結構

砷化鎵為閃鋅礦結構（zinc blende structure），又稱立方閃鋅礦結構。

其結構可描述為面心立方晶格加上兩種原子的基底：

• 鎵原子形成 FCC 子晶格。
• 砷原子相對於鎵原子沿著體對角線方向位移 $\left(\frac14,\frac14,\frac14\right)$。
• 每個鎵原子周圍有四個砷原子，每個砷原子周圍也有四個鎵原子，屬於四面體配位。

因此，砷化鎵不是單純的面心立方單元素晶體，而是由兩個互相位移的 FCC 子晶格所構成。

（二）砷化鎵單位晶格中的原子數

鎵原子數

鎵原子形成面心立方排列，因此單位晶格內的鎵原子數為：

• 8 個角落鎵原子，每個角落由 8 個晶格共享：

• 6 個面心鎵原子，每個面由 2 個晶格共享：

所以鎵原子總數為

砷原子數

砷原子位於閃鋅礦結構的四面體位置。以慣用立方單位晶格計算，砷原子共有 4 個，且這些位置屬於該單位晶格內的完整原子。

因此

所以一個砷化鎵單位晶格中含有：

亦即每個單位晶格含有

個 GaAs 化學式單位。

（三）計算砷化鎵的晶格常數

1. 計算 GaAs 的莫耳質量

已知鎵與砷的原子量分別為 $69.72$ 與 $74.92$，因此

2. 計算單位晶格的質量

核心觀念

本題考查霍爾效應的基本關係式。對單一主要導電載子而言，霍爾係數為

其中：

• $V_H$：霍爾電壓
• $I$：通過試片的電流
• $B$：外加磁場
• $t$：沿磁場方向的試片厚度
• $R_H$：霍爾係數

若主要載子為電子，則

若主要載子為電洞，則

本題量得 $V_H<0$，因此主要導電載子為電子。

（一）計算主要導電載子濃度

由霍爾電壓關係式：

先取霍爾係數的絕對值：

代入題 given 數值：

因此

電子濃度為

取電子電荷量

故

換算為 $\text{cm}^{-3}$：

由於霍爾電壓為負，故載子為電子，濃度記為 $n$。

（二）計算載子遷移率

導電率與遷移率的關係為

而

因此

使用厘米制單位計算：

核心觀念

本題考查薄膜電晶體（Thin-Film Transistor, TFT）的基本元件結構，以及複晶矽薄膜中「晶粒與晶界」對載子傳輸的影響。

TFT 本質上是以薄膜半導體作為主動層的場效電晶體，利用閘極電壓控制半導體表面的載子濃度，進而調整源極與汲極之間的通道電流。其主要結構包括：

1. 基板（substrate）
2. 閘極（gate）
3. 閘極絕緣層（gate insulator）
4. 半導體主動層（semiconductor active layer）
5. 源極與汲極（source/drain）

複晶矽 TFT 的載子遷移率通常低於單晶矽 MOSFET，主要原因不是單一晶粒內的矽晶格本身，而是薄膜內大量晶界、晶界缺陷與界面陷阱造成載子散射及能障。

（一）薄膜電晶體的元件結構

1. 基本層次結構

典型 TFT 可由下列結構組成：

實際製程中，各層的位置可依結構不同而改變，但功能如下：

• 基板：提供機械支撐，可使用玻璃、塑膠、矽晶圓或其他材料。
• 閘極：施加控制電壓，利用電場調整半導體中的載子濃度。
• 閘極絕緣層：隔離閘極與半導體，使閘極電流很小，並形成電容耦合。
• 半導體主動層：形成源極與汲極之間的導電通道，可使用非晶矽、複晶矽、氧化物半導體或有機半導體。
• 源極與汲極：分別提供載子注入與收集的電極，兩者之間的電流由閘極電壓控制。

當閘極施加適當電壓時，閘極電場會在半導體與絕緣層界面附近誘導載子，形成源極至汲極的通道，使汲極電流 $I_D$ 流通。

2. 常見 TFT 結構分類

依閘極與源汲極相對位置，可分為：

（1）底閘極型（bottom-gate）

閘極位於半導體層下方，常見排列為：

底閘極型又可依源汲極位置分為：

• 底接觸型（bottom-contact）：源極、汲極位於半導體層下方。
• 頂接觸型（top-contact）：半導體層先形成，源極、汲極位於其上方。

（2）頂閘極型（top-gate）

閘極位於半導體層上方，常見排列為：

源極與汲極則與半導體層形成電性接觸。

3. 得分重點

回答元件結構時，應同時寫出：

• 五個主要構成部分；
• 閘極絕緣層的隔離與電場控制功能；
• 源極、汲極與半導體通道的關係；
• TFT 可有底閘極及頂閘極等不同排列方式。

只列出「閘極、源極、汲極」而未說明絕緣層與半導體主動層，結構說明並不完整。

（二）複晶矽薄膜電晶體載子遷移率較低的原因及改善方法

1. 與單晶矽的比較

單晶矽具有長程規則排列的晶格，載子可在較少缺陷的晶體中傳輸，因此遷移率較高。

複晶矽薄膜則由許多晶粒（grain）組成。每個晶粒內部接近單晶結構，但晶粒與晶粒之間存在晶界（grain boundary），使載子傳輸路徑不連續。

載子有效遷移率可概念性表示為受到多種散射機制共同限制：

其中複晶矽 TFT 特別受到 $\mu_{\text{grain boundary}}$ 的限制。

2. 載子遷移率較低的主要原因

（1）晶界缺陷形成載子陷阱

晶界處的矽原子排列不完整，容易產生懸掛鍵（dangling bonds）與缺陷能階。這些缺陷會捕捉電子或電洞，形成晶界陷阱。

被捕捉的載子無法有效參與傳導，使可移動載子濃度降低，並造成載子傳輸受阻。

（2）晶界形成勢壘

晶界陷阱捕捉載子後，會造成晶界附近的電荷重新分布，形成電位障礙或勢壘（potential barrier）。

載子由一個晶粒移動至另一個晶粒時，必須克服此勢壘，因此傳輸受到抑制。其傳輸可用熱激發越過勢壘的概念描述：

其中：

• $V_{\text{GB}}$：晶界勢壘高度；
• $q$：基本電荷量；
• $k$：波茲曼常數；
• $T$：絕對溫度。

晶界勢壘越高，載子越難通過，遷移率就越低。

（3）晶粒尺寸小、晶界密度高

晶粒越小，單位通道長度內通過的晶界數量越多，載子受到散射及捕捉的機會越高。

因此，複晶矽薄膜的遷移率通常會隨晶粒尺寸增加而提高。若晶粒尺寸為 $L_G$，而通道長度為 $L$，當 $L_G$ 變小時，載子通過的晶界數量約增加，導致通道電阻上升。

（4）薄膜內部缺陷與雜質

複晶矽薄膜可能存在：

• 空孔與錯位；
• 非晶區域；
• 殘留雜質；
• 不完全結晶區；
• 摻雜不均勻；
• 薄膜表面粗糙度。

這些因素均會造成載子散射，降低有效遷移率。

核心觀念

本題考查兩項 CMOS 基本結構與可靠度觀念：

1. p 型井 CMOS 反相器的剖面結構

• p 型井內形成 NMOS。
• n 型基板內形成 PMOS。
• PMOS 與 NMOS 的閘極相連作為輸入 $V_{in}$。
• 兩者汲極相連作為輸出 $V_{out}$。
• PMOS 源極接 $V_{DD}$，NMOS 源極接地。

2. CMOS 閂鎖效應

• p 型井 CMOS 結構中，寄生的 PNP 與 NPN 電晶體會組成寄生 SCR（Silicon Controlled Rectifier，矽控整流器）。
• 當寄生 SCR 被觸發後，會形成由 $V_{DD}$ 流向接地的大電流，造成電路誤動作、功率消耗增加，嚴重時導致元件損壞。

（一）p 型井 CMOS 反相器橫截面圖

結構配置

p 型井 CMOS 採用 n 型基板，並在其中形成一個 p 型井：

• PMOS：製作於 n 型基板中。
• NMOS：製作於 p 型井中。
• PMOS 的 $p^+$ 源極接 $V_{DD}$。
• NMOS 的 $n^+$ 源極接 GND。
• 兩個閘極以金屬線相連，接輸入 $V_{in}$。
• 兩個汲極相連，接輸出 $V_{out}$。
• n 型基板需以 $n^+$ 接點接至 $V_{DD}$。
• p 型井需以 $p^+$ 接點接至 GND，以固定本體電位。

橫截面示意圖

 Vin
 │
 ┌─────────┴─────────┐
 │ 多晶矽閘極 Gate │
 └─────────┬─────────┘
 SiO₂ 氧化層
 ┌──────────────┴──────────────┐
 │ │
 p+ 源極 p+ 汲極
 │ │
 │ PMOS ├──── Vout
 │ │
 └──────────── n 型基板 ────────┘
 │
 n+ 基板接點
 │
 VDD

 p 型井（p-well）
 ┌────────────────────────────────┐
 │ │
 n+ 源極 n+ 汲極
 │ │
 GND ├──── Vout
 │ NMOS │
 └────────────────────────────────┘
 │
 p+ 井接點
 │
 GND

圖中 PMOS 與 NMOS 的閘極必須由同一條導線連接至 $V_{in}$；兩者汲極則連接至 $V_{out}$。這種連接方式使兩個 MOSFET 互補動作：

• $V_{in}=0$ 時，PMOS 導通、NMOS 截止，$V_{out}\approx V_{DD}$。
• $V_{in}=V_{DD}$ 時，PMOS 截止、NMOS 導通，$V_{out}\approx 0$。

因此整體具有反相器功能。

圖示配分重點

完整剖面圖應標示：

1. n 型基板。
2. p 型井。
3. PMOS 的 $p^+$ 源極與汲極。
4. NMOS 的 $n^+$ 源極與汲極。
5. 兩個閘極與氧化層。
6. $V_{DD}$、GND、$V_{in}$、$V_{out}$ 的連接。
7. n 型基板接點接 $V_{DD}$。
8. p 型井接點接 GND。

（二）CMOS 閂鎖效應

1. 寄生元件的形成

在 p 型井 CMOS 的剖面結構中，實際上會自然形成寄生雙極性電晶體：

• 寄生 PNP 電晶體

• 發射極：PMOS 的 $p^+$ 區。

• 基極：n 型基板。

• 集極：p 型井。

• 寄生 NPN 電晶體

• 發射極：NMOS 的 $n^+$ 區。

• 基極：p 型井。

• 集極：n 型基板。

兩個寄生電晶體互相連接後，形成一個寄生 PNPN 結構，可等效為 SCR。

 VDD
 │
 p+ PMOS source
 │
 寄生 PNP
 │
 n 型基板
 │
 寄生 NPN
 │
 p 型井
 │
 n+ NMOS source
 │
 GND

其中 n 型基板與 p 型井分別具有有限的基板電阻與井電阻，通常表示為：

• n 型基板電阻：$R_{sub}$
• p 型井電阻：$R_{well}$

2. 閂鎖效應的觸發機制

當輸入端、輸出端或電源端出現不正常電壓時，可能使寄生接面導通，例如：

• 輸入電壓高於 $V_{DD}$。
• 輸入電壓低於 GND。
• 輸出端出現過衝或負電壓。
• 電源啟動瞬間產生雜訊或電壓突波。
• 輸入保護二極體導通，將電流注入基板或 p 型井。
• 外部雜訊造成寄生接面正向偏壓。

以基板電流注入為例，注入電流流經基板電阻 $R_{sub}$ 後造成電壓降：

若此電壓降使寄生 PNP 的基極—發射極接面順向偏壓，寄生 PNP 便開始導通。其集極電流又會注入 p 型井，流經 $R_{well}$ 造成另一個電壓降：

核心觀念

本題考查理想金屬—半導體接面（Schottky junction）的：

1. 功函數與電子親和力的定義。
2. 費米能階熱平衡條件。
3. n 型半導體的空乏區、空間電荷與電場。
4. 接面屏障高度 $\varphi_{\text{Bn}}$ 與內建電位 $V_{\text{bi}}$。
5. 正偏壓對能帶彎曲、空乏區寬度與載子傳輸的影響。

以下採用理想 Schottky-Mott 模型，忽略界面態、影像力降低及界面偶極效應，並以命題當年常用的能量單位表示。若功函數以 eV 表示，能量差可直接以電壓數值表示；若功函數以焦耳表示，則需除以電子電荷 $q$。

（一）熱平衡下的能帶結構

1. 接面形成前的功函數關係

金屬功函數定義為金屬真空能階與費米能階之差：

半導體功函數定義為半導體真空能階與費米能階之差：

電子親和力定義為半導體真空能階與導帶底部之差：

由題意：

因此，接觸後 n 型半導體中的電子流向金屬，使半導體靠近界面的區域留下帶正電的離化施體，形成空乏區。

2. 熱平衡條件

熱平衡時整個金屬—半導體系統的費米能階必須相同：

由於半導體界面附近失去電子，界面附近的電位升高，電子能量降低關係導致導帶與價帶在半導體側向上彎曲。此為 n 型 Schottky 接面的典型能帶圖。

3. 能帶結構示意圖

取橫軸由金屬指向半導體，$x=0$ 為接面，半導體空乏區為 $0<x<W$。

能量 E
 ↑
 │ 金屬 n 型半導體
 │
 │ Evac,m ─────────
 │ │← qφm →│
 │ │ │
 │ └────────┐
 │ │
 │ │ Evac,s
 │ │ ───────────────
 │ │ ↑│← qχs →│
 │ │ │┌────── EC（體內）
 │ │ ││ ／
 │ │ ││ ／ EC（界面）
 │────────────────┼───────┼──────────────── EF
 │ │ ││
 │ │ ││ ／ EV（界面）
 │ │ │└───／
 │ │ │ EV（體內）
 │
 └────────────────┴────────────────────────→ x
 0 W 半導體體內

圖中：

• 金屬功函數：$q\varphi_{\text{m}}$，由 $E_{\text{vac,m}}$ 到 $E_{\text{F}}$。
• 半導體功函數：$q\varphi_{\text{s}}$，由 $E_{\text{vac,s}}$ 到 $E_{\text{F}}$。
• 電子親和力：$q\chi_{\text{s}}$，由 $E_{\text{vac,s}}$ 到半導體導帶底部 $E_{\text{C}}$。
• 熱平衡時 $E_{\text{F}}$ 為水平直線。
• $E_{\text{C}}$ 與 $E_{\text{V}}$ 在半導體界面附近向上彎曲。
• 空乏區位於 $0<x<W$。

（二）電荷分布與電場分布

1. 空間電荷分布

n 型半導體的施體濃度為 $N_{\text{D}}$。空乏區中的自由電子被排出，只剩帶正電的離化施體，因此：

金屬側會感應出負電荷，且為了維持整體電中性，金屬負面電荷面密度為：

半導體空乏區的正電荷面密度為：

2. 電荷分布圖

ρ(x)
 ↑
 │ +qND
 │ ┌──────────────┐
 │ │ │
 ├──────────────────┘ └────────────→ x
 │ 負面電荷 0 W
 │ 金屬側
 │
 └──────────────────────────────────────────────

更完整地表示：

金屬 接面 n 型半導體
x<0 x=0 0<x<W x>W
負面電荷 │ 正離化施體 電中性
 −−−−−−−−−−−−−−−− │ + + + + + + + + + ρ=0

3. 電場分布

以 $x$ 軸由金屬指向半導體為正方向。電場由半導體中的正電荷指向金屬中的負電荷，因此方向為 $-x$ 方向。

由 Poisson 方程式：

邊界條件為空乏區邊緣電場為零：

積分得：

因此：

整體電場為：

4. 電場分布圖

E(x)
 ↑
 │
0├───────────────────────────────┐────────────→ x
 │ W
 │ ／
 │ ／
 │ ／
 │ ／
 │ ／
 │ ／
 │ ／
 │ ／
 │ ／
 │ ／
 │ ／
 │ ／
 │ ／
 │ ／
 │ ／
 │／
 └0────────────────────────────────────────────

在 $x=0$ 處電場大小最大，於 $x=W$ 降為零。電場為負值，表示其方向由半導體指向金屬。

（三）接面屏障高度與內建電位

1. 接面屏障高度 $\varphi_{\text{Bn}}$

理想金屬—n 型半導體接面的電子屏障高度，是半導體界面處導帶底部與金屬費米能階之間的能量差：

由理想 Schottky-Mott 關係：

若以能量表示，則：

核心觀念

本題考查：

1. 以熱分解法沉積複晶矽的化學反應。
2. 鋁閘極與複晶矽閘極在 MOS 製程中的高溫穩定性與材料相容性。

解題方法

判斷第一小題時，掌握「含矽氣體在高溫下分解，析出固態矽」即可。第二小題則比較鋁與複晶矽的熔點、擴散性及製程相容性。

(一) 複晶矽的熱分解反應

工業上常以矽烷（$SiH_4$）作為反應氣體，在高溫下進行熱分解，使矽沉積於晶圓表面：

沉積出的矽原子在晶圓表面形成多晶結構，即為複晶矽（polysilicon）。

若採用二氯矽烷（$SiH_2Cl_2$）作為矽源，也可表示為：

本題通常以最常見的矽烷熱分解反應作答即可。

(二) 鋁閘極穩定性較差的原因

1. 鋁的熔點低，無法承受後續高溫製程

鋁的熔點約為 $660^\circ\text{C}$，而 MOS 製程中的氧化、擴散、離子佈植後退火等步驟，常需在高於此溫度的條件下進行。

若太早形成鋁閘極，後續高溫製程會造成鋁熔化、變形或劣化。因此鋁閘極通常只能在高溫製程完成後再沉積，製程彈性受到限制。

2. 鋁容易擴散並與矽、二氧化矽反應

鋁在高溫下容易向矽中擴散，並可能與矽形成鋁矽合金。當鋁接觸矽的接面時，還可能產生接面穿刺（junction spiking），破壞淺接面並造成漏電。