111 鐵路特考員級 電子工程 電子學概要 考古題詳解

核心觀念

NPN 雙極性接面電晶體由射極（Emitter）、基極（Base）與集極（Collector）三個半導體區域組成，其結構設計必須同時滿足：

1. 射極能有效注入多數載子。
2. 基極能讓載子快速通過，降低復合。
3. 集極能承受較高反向偏壓，並收集由射極注入的載子。

因此，三個區域在「摻雜濃度」與「區域寬度」上具有特定順序。

解題方法

判斷本題可由各區域的功能切入：

• 射極負責注入載子，因此摻雜濃度最高。
• 基極負責控制電流，必須做得很薄且摻雜較低，以減少載子在基極內復合。
• 集極負責收集載子並承受較高電壓，因此摻雜濃度低於射極，但其物理寬度通常最大。

（一）摻雜濃度之高低順序

1. 射極區

射極的主要功能是將大量電子注入基極，因此必須採用高濃度的 $n$ 型摻雜，使電子濃度遠高於基極中的電洞濃度。

射極摻雜濃度最高，可提高射極注入效率，並使電晶體具有較高的共基極電流增益與共射極電流增益。

2. 基極區

基極為 $p$ 型區域，摻雜濃度低於射極。基極若摻雜過高，會增加電子與電洞的復合，使由射極注入的電子無法有效到達集極。

因此，基極必須採用較輕的摻雜，以提高電子穿越基極的比例。

3. 集極區

集極為 $n$ 型區域，其摻雜濃度通常低於射極，但高於基極。集極摻雜不能過高，因為集極—基極接面在正常操作時通常承受反向偏壓，較低的摻雜濃度可使空乏區變寬，降低電場集中程度並提高崩潰電壓。

所以摻雜濃度順序為：

其中：

• $N_E$：射極摻雜濃度
• $N_B$：基極摻雜濃度
• $N_C$：集極摻雜濃度

亦即：

（二）區域寬度之大小順序

1. 基極區最窄

核心觀念

本題考查：

• 電阻分壓與節點電壓。
• 二極體導通模型：

$V_D=0.7+I_D R_f$

• Kirchhoff 電流定律（KCL）。

由圖中二極體電流箭頭向左可知，二極體電流由右側節點流向左側節點，因此右側節點電壓高於左側節點。

解題方法

設左側中點電壓為 $V_A$，右側中點電壓為 $V_B$。

左側節點套用 KCL：

$\frac{10-V_A}{3\,\text{k}\Omega}+I_D=\frac{V_A}{2\,\text{k}\Omega}$

整理得：

$V_A=4+1.2\,\text{k}\Omega\cdot I_D$

右側節點套用 KCL：

$\frac{10-V_B}{3\,\text{k}\Omega}=\frac{V_B}{6\,\text{k}\Omega}+I_D$

整理得：

$V_B=6.667-2\,\text{k}\Omega\cdot I_D$

二極體由右向左導通，因此：

$V_B-V_A=0.7+300I_D$

代入前述兩式：

核心觀念

理想運算放大器具有：

• 輸入端電流為零：$I_+=I_-=0$
• 負回授線性工作時，具有虛短路：$V_+=V_-$

本題先求第一級 OPA1 的輸出，再將其視為第二級 OPA2 的輸入。

解題方法

一、求 OPA1 非反相端電壓

$V_i=0.5\text{ V}$ 經由 $3\text{ k}\Omega$ 與 $2\text{ k}\Omega$ 分壓，且理想運算放大器輸入端不取電流，因此

由虛短路：

OPA1 為非反相放大器，閉迴路增益為

因此 OPA1 輸出電壓為

二、求 $I_1$

圖中 $I_1$ 箭頭方向為由 OPA1 反相端指向輸出端，故

核心觀念

本題考察兩級共射極（CE）串級放大器的中頻小訊號分析：

• 耦合電容 $C_i、C_C、C_o$ 視為短路。
• $V_{CC}$ 為交流接地。
• 忽略電晶體輸出電阻 $r_o$。
• 每級共射極電壓增益為負值，兩級串接後總電壓增益為正值。
• 第二級的輸入阻抗會負載第一級的集極，因此第一級的負載為 $R_{C1}\parallel Z_{i2}$。

解題方法

（一）輸入阻抗 $Z_i$

第二級的輸入阻抗為

由於兩級參數相同，

代入數值：

因此

（二）總電壓增益 $A_v=V_o/V_i$

第一級電壓增益

第一級的集極負載為

其中

所以

共射極電壓增益為

第二級電壓增益

第二級的集極負載為

因此

核心觀念

本題考查反相端接地的施密特觸發器。理想運算放大器在輸入端電壓相等的臨界切換瞬間，必須滿足

輸出電壓則飽和於電源電壓：

遲滯電壓定義為兩個切換臨界輸入電壓的差值：

解題方法

設非反相端接點電壓為 $V_+$。由於理想運算放大器輸入電流為零，在該接點套用克希荷夫電流定律：

兩邊乘以 $60\,\text{k}\Omega$：

整理得

臨界切換時，反相端接地，因此 $V_-=0$，且

所以

核心觀念

本題考查靜態互補式 CMOS 邏輯閘的設計方法：

• PMOS 網路為上拉網路（Pull-Up Network, PUN），負責在 $Y=1$ 時將輸出接至 $V_{DD}$。
• NMOS 網路為下拉網路（Pull-Down Network, PDN），負責在 $Y=0$ 時將輸出接至接地。
• NMOS 對輸入為 $1$ 導通，PMOS 對輸入為 $0$ 導通。
• PUN 與 PDN 必須互為對偶網路：
• NMOS 串聯對應 PMOS 並聯。
• NMOS 並聯對應 PMOS 串聯。

已知：

令

則當 $F=1$ 時，輸出 $Y=0$，因此 PDN 必須實現 $F$；PUN 則實現 $\overline{F}$。

解題方法

一、建立 NMOS 下拉網路

輸出為低電位的條件為：

因此 NMOS 網路直接依照 $F$ 建構：

• $A+D+E$：三個 NMOS 並聯。
• $B+C$：兩個 NMOS 並聯。
• 兩組之間為乘積關係，因此彼此串聯。

NMOS 下拉網路可表示為：

其中 $n_A$ 表示閘極接輸入 $A$ 的 NMOS，其餘類推。

二、建立 PMOS 上拉網路

PUN 必須是 PDN 的對偶網路，也可由德摩根定律推導：

因此輸出為高電位的條件為：

• $\overline{A}\,\overline{D}\,\overline{E}$：$A,D,E$ 三個 PMOS 串聯。
• $\overline{B}\,\overline{C}$：$B,C$ 兩個 PMOS 串聯。
• 兩項之間為加法關係，因此兩組 PMOS 彼此並聯。

PMOS 上拉網路為：

其中 $p_A$ 表示閘極接輸入 $A$ 的 PMOS。

CMOS 電路圖