115 專利師高等考試 專利師(選試專業英文及計算機結構) 計算機結構 考古題詳解

核心觀念

本題考查 CPU 執行時間、時鐘週期數、工作頻率與能量之間的關係：

能量等於功耗乘以執行時間：

解題方法

設電腦 A 的執行時間、工作頻率、時鐘週期數與功耗分別為 $T_A$、$f_A$、$C_A$、$P_A$；電腦 B 的相應數值以下標 $B$ 表示。

（一）電腦 B 所需工作頻率

電腦 B 的目標執行時間是 A 的 $70\%$：

由執行時間公式：

已知 $C_B=1.3C_A$，因此：

解得：

核心觀念

CPI 是 Cycles Per Instruction，表示處理器平均執行一個指令所需的時脈週期數。它是衡量指令執行效率的指標之一；CPI 越低，代表平均每條指令消耗的週期越少。

必須區分 CPI、指令數與執行時間：CPI 描述每條指令平均耗用的週期數，不能單獨決定程式快慢。執行時間還受到指令總數與時脈頻率影響：

（一）CPI 如何計算而來？

定義式

若一段程式共執行 $I$ 條指令，總共耗費 $C$ 個時脈週期，則平均 CPI 為：

若已知 CPU 執行時間 $T$ 與時脈週期時間 $t_{\text{cycle}}$，總週期數為 $T/t_{\text{cycle}}$，因此：

其中時脈頻率是時脈週期時間的倒數。

依指令類別計算

不同指令類別所需週期可能不同。若第 $i$ 類指令占全部指令的比例為 $f_i$，平均每條該類指令需要 $CPI_i$ 個週期，則整體平均 CPI 為：

且 $\sum_i f_i=1$。若第 $i$ 類指令有 $I_i$ 條，也可寫成：

**推導步驟：**先把各類指令的數量乘上該類指令的平均週期數，得到各類指令耗用的總週期；將各類週期加總，再除以總指令數。這也說明 CPI 是依實際指令組成加權的平均值，不能直接把各類指令的 CPI 作算術平均，除非各類指令數量相同。

例如，某程式有 $60\%$ 的指令平均需 $1$ 個週期，另有 $40\%$ 平均需 $3$ 個週期，則：

若該程式執行 $1{,}000$ 條指令，總週期數為 $1{,}000\times1.8=1{,}800$ 個週期。

解題技巧

作答時先交代「總週期數除以總指令數」的定義，再補上依指令類別加權的公式，便能完整說明 CPI 的計算來源。若題目提供的是執行時間與時脈頻率，先換算總週期數，再除以指令數。

（二）影響 LLM 訓練及運算過程 CPI 的因素

LLM 的訓練及推論（運算）通常包含大量矩陣乘法、注意力計算、向量運算，以及模型參數與中間資料的搬移。其 CPI 受指令組成、處理器微架構及記憶體系統共同影響。以下因素可能增加或降低平均 CPI：

1. 指令組成與運算類型

CPI 會隨指令組合而變。LLM 常見的矩陣乘法、向量運算與張量運算，若能使用處理器的向量指令或專用張量單元，通常可在較少指令或週期內完成較多運算；若程式執行較多純量指令、資料轉換、索引計算或控制指令，平均 CPI 可能提高。

核心觀念

本題考查管線化處理器的基本原理、影響效能的因素，以及依據 hazard 額外週期計算 CPI。

**Pipelining（管線化）**是將指令執行工作切分為多個階段，並讓不同指令同時處於不同階段，以重疊方式執行。例如，第一條指令進入執行階段時，第二條指令可進入解碼階段。管線化主要提高單位時間完成的指令數（throughput），不一定縮短單一指令的延遲時間（latency）。

理想情況下，若管線有 $k$ 個階段，填滿管線後可接近每個 clock cycle 完成一條指令；實際效能則會受管線停滯、階段不平衡等因素影響。

解題方法

（一）何謂 pipelining？（5 分）

管線化是將指令處理流程分為數個連續階段，例如取指（IF）、解碼（ID）、執行（EX）、存取記憶體（MEM）及寫回（WB），再讓多條指令分別在不同階段中重疊運作。

其效果是提高整體指令吞吐量。管線化不代表單一指令必然更快完成；單一指令仍須依序經過各管線階段。

（二）哪些因素會影響 LLM 在此 CPU 管線中的執行效能？（10 分）

影響管線效能的因素包括：

1. 資料 hazard：某指令需要前一指令尚未產生或寫回的資料，因而必須停等；資料轉送（forwarding）可減少部分停滯。
2. 控制 hazard：分支或跳躍指令改變控制流程，若分支結果尚未確定，管線可能停頓或清除已取入的錯誤路徑指令。分支預測可降低此影響。
3. 結構 hazard：多個管線階段同時要求使用同一硬體資源，例如記憶體或運算單元，造成資源競爭。
4. 管線階段不平衡：clock cycle 時間受最慢的管線階段限制；各階段工作量差異愈大，管線效率愈低。
5. 管線停滯與氣泡：hazard 或資源等待造成階段空轉，降低每個 clock cycle 完成的指令數。
6. 指令組合與相依性：指令間相依愈密集，可平行重疊執行的程度愈低。

核心觀念

本題考查記憶體階層的相對位置、揮發性，以及快取未命中的效能影響。

• 記憶體階層：越靠近 CPU，存取速度通常越快、容量通常越小。處理器執行指令與資料運算時，快取記憶體（cache）位於 CPU 與主記憶體之間，提供快速存取。
• 揮發性：揮發性記憶體在斷電後會失去資料；非揮發性記憶體則可在斷電後保存資料。
• CPI 與快取未命中：平均 CPI 會增加快取未命中所造成的停滯週期。若每條指令平均發生一次相關存取，則 $\text{CPI}=\text{基礎 CPI}+\text{miss rate}\times\text{miss penalty}$

（一）最接近 CPU 的記憶體裝置

在題目列出的裝置中，**cache memory（快取記憶體）**最接近 CPU。快取通常由 SRAM 組成，速度高於 DRAM，保存處理器近期或可能再次使用的指令與資料，以減少存取主記憶體的等待時間。

（二）斷電後仍能保存資料的記憶體

斷電後仍能保存原有資料的是非揮發性記憶體：

• ROM：唯讀記憶體，屬非揮發性記憶體。
• flash memory：快閃記憶體，屬非揮發性記憶體。