111 地方特考三等 電子工程 半導體工程 考古題詳解

核心觀念

本題評量半導體元件製程與特性分析中「接觸特性（Contact Properties）」與「導電薄層傳輸」的三大核心電阻參數。解題需掌握以下物理模型與定義：

1. 片電阻（Sheet Resistance, $R_s$ 或 $R_\Box$）：將三維薄層電阻率簡化為二維平面薄膜之橫向電阻特性。
2. 接觸電阻（Contact Resistance, $R_c$）：金屬與半導體交界面處，因位障與電流壅塞（current crowding）所產生的實際電阻降。
3. 特徵接觸電阻率（Specific Contact Resistance / Resistivity, $\rho_c$）：表徵金屬-半導體界面微觀物理特性的材料常數，與接觸幾何尺寸無關。
4. 電性量測技術：包含四點探針法（Four-Point Probe, 4PP）、傳輸線模型法（Transmission Line Model, TLM / Transfer Length Method）及開爾文接觸結構（Cross-Bridge Kelvin Resistor, CBKR）。

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解題方法

(一) 定義與單位說明

1. 接觸電阻（Contact Resistance, $R_c$）

• 定義：當金屬與半導體形成歐姆接觸（Ohmic Contact）時，電流跨越金屬-半導體交界面所遭遇到的電阻。此電阻源於接面能障（肖特基能障變窄產生的量子穿隧阻抗）、界面缺陷態及界面處的「電流壅塞效應」（Current Crowding Effect）。實務上是指某一特定尺寸接觸窗（Contact Window）所呈現的絕對電阻值。
• 單位：歐姆（$\Omega$）。

2. 片電阻（Sheet Resistance, $R_s$ 或 $R_\Box$）

• 定義：均勻導電薄層（如擴散層、離子佈植層、多晶矽或金屬薄膜）在單位正方形面積下，平行於表面傳導的橫向電阻。若導電層之電阻率為 $\rho$、厚度為 $t$、長度為 $L$、寬度為 $W$，其橫向電阻為： $R = \rho \frac{L}{W \cdot t} = \left(\frac{\rho}{t}\right) \frac{L}{W} = R_s \left(\frac{L}{W}\right)$ 當區域為正方形（$L = W$）時，$R = R_s = \frac{\rho}{t}$，與正方形邊長大小無關。
• 單位：歐姆/方塊（$\Omega/\square$ 或 $\Omega/\text{sq}$；在國際單位制因次分析上即為 $\Omega$）。

3. 特徵接觸電阻（Specific Contact Resistance，亦稱特徵接觸電阻率 $\rho_c$）

• 定義：描述金屬與半導體接觸界面單位微觀面積上的界面阻抗特性，為材料與界面能障的固有物理參數，與接觸區域之巨觀尺寸與幾何形狀無關。數學定義為零偏壓（或操作工作點）下，接面壓降變化量對通過界面之電流密度變化量之比值： $\rho_c \equiv \left( \frac{\partial J}{\partial V} \right)^{-1}_{V=0}$ 其中 $J$ 為跨接面之電流密度（$\text{A}/\text{cm}^2$），$V$ 為接面壓降。$\rho_c$ 的大小取決於半導體摻雜濃度 $N_D$（或 $N_A$）、肖特基能障高度 $\Phi_B$ 以及載子傳輸機制（熱發射或場發射穿隧）。
• 單位：歐姆-平方公分（$\Omega\cdot\text{cm}^2$）或 歐姆-平方公尺（$\Omega\cdot\text{m}^2$）。

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(二) 電阻量測方法說明

量測此三種電阻的標準結構與方法如下：

1. 片電阻（$R_s$）的量測：四點探針法（Four-Point Probe, 4PP）

• 量測架構： 使用四支等間距（間距均為 $s$）且排成一直線的金屬探針接觸晶圓表面。
• 工作原理：
• 由外側兩探針（探針 1 與 4）通入一已知定電流 $I$。
• 由內側兩探針（探針 2 與 3）量測高輸入阻抗之電壓降 $V$。
• 由於電壓量測端幾乎不流經電流，故能徹底消除探針本身之接觸電阻與導線電阻誤差。
• 計算公式： 在樣品邊界遠大於探針間距、且樣品厚度 $t \ll s$ 的半導體薄層條件下，幾何修正因數為 $\frac{\pi}{\ln 2} \approx 4.532$，片電阻表示為： $R_s = \frac{\pi}{\ln 2} \left(\frac{V}{I}\right) \approx 4.532 \left(\frac{V}{I}\right)$

2. 接觸電阻（$R_c$）與 特徵接觸電阻（$\rho_c$）的量測：傳輸線模型法（Transmission Line Model, TLM）

TLM（亦稱傳輸長度法，Transfer Length Method）是半導體製程中同時萃取 $R_s$、$R_c$ 與 $\rho_c$ 最普遍的標準方法。

• 測試圖案（Test Pattern）： 在半導體導電擴散層（寬度為 $W$）上製作一系列等寬度（$W$）、等接觸長度（$d$），但彼此相鄰間距遞增（$L_1 < L_2 < L_3 < \dots$）的金屬接觸電極。
• 量測步驟：

1. 分別量測相鄰兩電極間之總電阻值 $R_T$。
2. 兩電極間的總電阻由「兩個金屬/半導體接觸電阻」與「半導體本體薄層電阻」串聯而成：

核心觀念

本題評量半導體物理中**載子傳輸機制（Carrier Transport Mechanisms）**之基本方程式，核心考點包含：

1. 漂移電流（Drift Current）：

• 載子受到外加電場 $\mathcal{E}$ 作用而產生定向運動所形成的電流。
• 一般低電場下，電子漂移速度正比於電場：$v_d = \mu_n \mathcal{E} = \mu_n \frac{V}{L}$。
• 速度飽和（Velocity Saturation）：當兩端電壓 $V$ 產生的電場過高時，光學聲子散射（optical phonon scattering）劇烈增加，電子漂移速度達到飽和極限值 $v$（不再隨電場線性增加），此時漂移速度直接以飽和速度 $v$ 計算。

2. 擴散電流（Diffusion Current）：

• 載子因空間濃度分佈不均勻（濃度梯度 $\frac{dn}{dx}$），由高濃度往低濃度擴散所形成的電流，遵循菲克第一定律（Fick's First Law）。
• 電子帶負電（$-q$），其擴散電流方向與濃度梯度方向相同：$J_{n, \text{diff}} = q D_n \frac{dn}{dx}$。

3. 相關物理參數之物理意義：

• 電子擴散長度 $L_n = \sqrt{D_n \tau_n}$（其中 $\tau_n$ 為電子載子生命期），代表載子複合前擴散的平均距離。
• 愛因斯坦關係式（Einstein Relation）：$\frac{D_n}{\mu_n} = \frac{k_B T}{q} = V_t$。

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解題方法

1. 漂移電流密度方程式（Drift Current Density）推導

電流密度之基本物理定義為電荷密度乘以移動速度： $J = \rho \cdot v_d$

• 對於 $n$ 型半導體，電子的電荷密度為 $\rho_n = -q \cdot n$（其中 $q$ 為基本電荷量，$n$ 為電子濃度）。
• 設長度方向為 $+x$ 軸方向，若施加偏壓 $V$ 在長度 $L$ 上，內部平均電場大小為 $\mathcal{E} = \frac{V}{L}$（方向沿 $+x$ 軸）。
• 電子受電場驅動力沿 $-x$ 方向移動，故電子漂移速度向量為 $-v_d$。
• 電流密度方向與電子移動方向相反（朝 $+x$ 方向）： $J_{n, \text{drift}} = (-q n)(-v_d) = q n v_d$

題設特定條件：題目明定「電子速度達到飽和值 $v$」，即 $v_d = v$。 因此，在速度飽和狀態下，電子的漂移電流密度方程式為： $J_{n, \text{drift}} = q n v$

補充說明（低電場對照）： 若電場未達到速度飽和條件，則 $v_d = \mu_n \mathcal{E} = \mu_n \frac{V}{L}$，對應之低電場漂移電流密度為 $J_{n, \text{drift}} = q n \mu_n \frac{V}{L}$。本題已指明速度達飽和值 $v$，故精確式為 $q n v$。

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2. 擴散電流密度方程式（Diffusion Current Density）推導

依據菲克擴散定律（Fick's Law），單位時間內穿過單位面積的電子粒子通量（Particle Flux）$\Phi_n$ 與濃度梯度成正比： $\Phi_n = -D_n \frac{dn}{dx}$

• 每個電子所帶電量為 $-q$。
• 電子擴散所形成的電流密度 $J_{n, \text{diff}}$ 為粒子通量乘上個別載子電荷：

核心觀念

1. 漸變基極與內建電場（Graded Base & Built-in Electric Field）： 在 $npn$ BJT 中，若基極摻雜濃度 $N_A(x)$ 非均勻分佈（由射極側向集極側遞減），多數載子（電洞）因濃度梯度產生擴散，留下未補償的負受質離子，在基極內部誘發一方向由集極側指向射極側的內建加速電場（Built-in Electric Field）。此電場加速少數載子（電子）跨越基極，由純擴散傳輸轉變為「漂移＋擴散」傳輸（Drift Transistor 原理）。

• 內建電場強度公式： $\mathcal{E}(x) = \frac{k_B T}{q} \frac{1}{N_A(x)} \frac{d N_A(x)}{dx}$
• 基極渡越時間（Base Transit Time）： $\tau_B \approx \frac{W_B^2}{\eta D_n} \quad (\eta > 2 \text{ 為電場加速因子，相較均勻基極之 } \frac{W_B^2}{2 D_n} \text{ 大幅縮短})$

2. 共射極電流增益 $\beta$ 的構成： $\beta = \frac{\alpha}{1 - \alpha} \approx \frac{\gamma \alpha_T}{1 - \gamma \alpha_T}$ 其中 $\gamma$ 為射極注入效率（Emitter Injection Efficiency），$\alpha_T$ 為基極傳輸係數（Base Transport Factor）。

3. $\beta$ 隨 $I_C$ 變化之微觀物理機制：

• 低 $I_C$ 區：射極—基極空乏區（EB SCR）之 SRH（Shockley-Read-Hall）復合電流佔據主要基極電流 $I_B$（理想因子 $n=2$），導致 $\gamma$ 顯著劣化。
• 高 $I_C$ 區：高階注入效應（Webster Effect，韋伯斯特效應）、基極推移效應（Kirk Effect，柯克效應）及射極電流擠壓效應（Emitter Current Crowding），使 $\gamma$ 與 $\alpha_T$ 同步下降。

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解題方法

(一) 基極濃度由 EB 接面朝向 BC 接面逐漸減少的優點分析

建立一維座標系：設射極—基極（EB）接面為 $x = 0$，基極—集極（BC）接面為 $x = W_B$。基極受質摻雜濃度分佈滿足 $\frac{dN_A(x)}{dx} < 0$（由 $x=0$ 向 $x=W_B$ 漸減）。

1. 誘發基極內建加速電場（漂移場）： 熱平衡狀態下，基極內部電洞淨電流為零： $J_p = q p \mu_p \mathcal{E} - q D_p \frac{dp}{dx} \approx 0$ 取 $p(x) \approx N_A(x)$，解得基極內部內建電場為： $\mathcal{E}(x) = \frac{D_p}{\mu_p} \frac{1}{N_A(x)} \frac{dN_A(x)}{dx} = \frac{k_B T}{q} \frac{1}{N_A(x)} \frac{dN_A(x)}{dx}$ 因 $\frac{dN_A(x)}{dx} < 0$，電場方向為負 $x$ 方向（由 BC 接面指向 EB 接面）。 對於從射極注入基極的少數載子電子（帶負電 $-q$），所受靜電力為： $F_n = -q \mathcal{E}(x) > 0$ 方向指向正 $x$ 方向（自 EB 指向 BC）。此輔助電場以漂移（Drift）機制強烈加速電子通過中性基極。

2. 具體提供的工程優點：

• 大幅縮短基極渡越時間（Reduce Base Transit Time, $\tau_B$）： 在傳統均勻基極中，載子僅靠擴散傳輸，渡越時間為 $\tau_B = \frac{W_B^2}{2 D_n}$；在漸變基極中，漂移電場將渡越時間縮短至 $\tau_B \approx \frac{W_B^2}{\eta D_n}$（其中 $\eta = \ln[N_A(0)/N_A(W_B)]$），傳輸速度提升數倍。
• 顯著提高截止頻率（Cutoff Frequency, $f_T$）與高頻響應： 電晶體的單元增益截止頻率為 $f_T = \frac{1}{2\pi \tau_{ec}}$，其中射極至集極總延遲時間 $\tau_{ec} = \tau_E + \tau_B + \tau_{CSCL} + \tau_C$。$\tau_B$ 的大幅減少直接提升了 $f_T$ 及最高振盪頻率 $f_{\max}$，使電晶體具備優異的高頻/高速切換性能（如 SiGe HBT 即廣泛應用此原理）。
• 提升基極傳輸係數（$\alpha_T$）與直流增益（$\beta$）： 少數載子在基極停留時間縮短，在基極內部與電洞發生復合的機率顯著降低，基極傳輸係數 $\alpha_T \approx 1 - \frac{\tau_B}{\tau_n}$ 提高，進而提升共射極電流增益 $\beta$。
• 改善基極電阻與接面電容的折衷關係（Trade-off Optimization）： 在 EB 側維持較高的摻雜濃度，有助於降低基極擴散電阻（Base Resistance, $r_b$）；而在 BC 接面側摻雜濃度較低，擴大了 BC 空乏區寬度，從而**降低基極—集極接面電容（$C_{\mu}$ 或 $C_{jc}$）**並提高 BC 接面的崩潰電壓（$BV_{CBO}$），進一步改善 $r_b C_{jc}$ 時間常數與高頻雜訊指數。

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(二) 電流增益 $\beta$ 在低 $I_C$ 與高 $I_C$ 區域呈現減少之原因剖析

共射極電流增益定義為 $\beta = \frac{I_C}{I_B}$，其隨 $I_C$ 變化的典型曲線（Gummel Plot 延伸特性）在兩端均會下降，機制如下：

1. 低集極電流區域（Low $I_C$ Region）的衰減原因

• 空間電荷區復合電流主導（SCR Recombination Current）： 在偏壓 $V_{BE}$ 較低時，注入中性基極的少數載子擴散電流（形成有用的集極電流 $I_C$）滿足理想二極體方程式： $I_C \approx I_{nE} \propto \exp\left(\frac{qV_{BE}}{k_B T}\right) \quad (\text{理想因子 } n = 1)$ 然而，在射極—基極空間電荷區（EB Space Charge Region）中，存在由深層缺陷能階引起的 Shockley-Read-Hall (SRH) 載子復合電流，此復合電流必須由基極端提供： $I_{rec, SCR} \propto \exp\left(\frac{qV_{BE}}{2 k_B T}\right) \quad (\text{理想因子 } n = 2)$ 此外，在晶片表面處的表面復合電流（Surface Recombination Current）其理想因子亦接近 2。
• 射極注入效率 $\gamma$ 降低： 總基極電流為 $I_B = I_{pE} + I_{rec, Base} + I_{rec, SCR}$。在極低的 $V_{BE}$ 下：

核心觀念

本題評量金氧半結構（MOS Capacitor）之能帶理論、操作工作區判定，以及積體電路製造中氧化層之製程與元件物理：

1. 多晶矽與矽基板之費米能階與功函數（Work Function）：

• 功函數定義為真空能階（Vacuum Level, $E_{vac}$）與費米能階（Fermi Level, $E_F$）之差：$q\Phi = E_{vac} - E_F$。
• 電子親和力（Electron Affinity）為 $\chi_{Si} = (E_{vac} - E_C)/q$。
• 功函數差（$\Phi_{MS}$）：$\Phi_{MS} = \Phi_M - \Phi_S$。

2. 平帶電壓（Flat-Band Voltage, $V_{FB}$）：

• 在無氧化層電荷與介面電荷（$Q_{ox} = 0$）的理想 MOS 結構中： $V_{FB} = \Phi_{MS}$
• 當閘極施加 $V_G = V_{FB}$ 時，半導體表面電位 $\psi_s = 0$，半導體內部能帶平坦無彎曲。

3. n 型矽基板 MOS 電容的操作區間判定：

• $V_G = V_{FB}$：平帶（Flat-band）。
• $V_G > V_{FB}$：表面電位 $\psi_s > 0$，能帶向下彎曲，吸引多數載子（電子）聚集於表面，為聚積（Accumulation）。
• $V_T < V_G < V_{FB}$：表面電位 $\psi_s < 0$，能帶向上彎曲，排斥多數載子，留下正施體離子，為空乏（Depletion）。
• $V_G \le V_T$（即 $\psi_s \le -2\phi_B$）：少數載子（電洞）在表面聚集形成反轉層，為反轉（Inversion）。

4. 閘氧化層（Gate Oxide）與場氧化層（Field Oxide）之差異：

• 核心在於「主動區通道控制」與「隔離區寄生效應防範」在厚度、品質、製程方法與電性要求上的本質不同。

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解題方法

(一) 平帶（flat-band）情況下的能帶圖推導與繪製

1. 判斷材料型態與功函數：

• 多晶矽閘極（Gate）： 題目給定高摻雜且 $E_F - E_C = 0.2\ \mathrm{eV}$。費米能階高於導帶底 $0.2\ \mathrm{eV}$，代表此閘極為簡併（degenerate）$n^+$ 多晶矽。 $q\Phi_M = q\chi_{Si} - (E_F - E_C) = q\chi_{Si} - 0.2\ \mathrm{eV} \implies \Phi_M = \chi_{Si} - 0.2\ \mathrm{V}$
• 矽基板（Substrate）： 題目給定一般摻雜且 $E_C - E_F = 0.2\ \mathrm{eV}$。費米能階位於導帶底下方 $0.2\ \mathrm{eV}$（高於本質能階 $E_i$），代表此基板為 n 型矽基板（n-Si）。 $q\Phi_S = q\chi_{Si} + (E_C - E_F) = q\chi_{Si} + 0.2\ \mathrm{eV} \implies \Phi_S = \chi_{Si} + 0.2\ \mathrm{V}$
• 功函數差與平帶電壓： $\Phi_{MS} = \Phi_M - \Phi_S = (\chi_{Si} - 0.2) - (\chi_{Si} + 0.2) = -0.4\ \mathrm{V}$ 在理想 MOS 假設下（無固定電荷與介面態，即 $Q_{ox} = 0$）： $V_{FB} = \Phi_{MS} = -0.4\ \mathrm{V}$

2. 平帶條件下的能帶幾何關係：

• 欲達成平帶，閘極必須施加平帶偏壓 $V_G = V_{FB} = -0.4\ \mathrm{V}$。
• 此時半導體表面電位 $\psi_s = 0$，半導體基板內能帶完全水平；因半導體電荷 $Q_s = 0$ 且 $Q_{ox} = 0$，氧化層電場 $\mathcal{E}_{ox} = 0$，故氧化層能帶亦呈水平無傾斜。
• 兩端外加電壓使費米能階分離： $E_{F,gate} - E_{F,sub} = -q V_G = -q V_{FB} = +0.4\ \mathrm{eV}$
• 導帶對齊關係： $E_C(gate) = E_{F,gate} - 0.2\ \mathrm{eV} = (E_{F,sub} + 0.4\ \mathrm{eV}) - 0.2\ \mathrm{eV} = E_{F,sub} + 0.2\ \mathrm{eV} = E_C(sub)$ 由此可知，在平帶情況下，閘極的導帶頂 $E_C(gate)$ 與基板的導帶頂 $E_C(sub)$ 剛好水平對齊在同一高度。

3. 能帶圖示意：

 多晶矽閘極 氧化層 (SiO2) n型矽基板
 (n+ Poly-Si) (n-Substrate)
 能量 E
 ^
 | E_vac
 | ----------------- ------------- -----------------
 | | |
 | | | <-- 導帶能障 ΔEc ≈ 3.1 eV
 | --- E_F(gate) | |
 | | 0.2 eV | |
 | --- Ec(gate) ------+ +----- Ec(sub) ---------
 | | | | 0.2 eV
 | | | --- E_F(sub) --------
 | | | --- Ei --------------
 | --- Ev(gate) ------+ +----- Ev(sub) ---------
 | | |
 | | | <-- 價帶能障 ΔEv ≈ 4.8 eV
 | -------------
 +--------------------------------------------------------> 位置 x

• 圖面要點標示：
• 氧化層能帶： $E_C$ 與 $E_V$ 呈水平直線（無電場傾斜）。
• 基板能帶： $E_C, E_i, E_V$ 自表面至內部完全平坦（Flat-band, 無能帶彎曲）。
• 相對能階： $E_{F,gate}$ 比 $E_{F,sub}$ 高出 $0.4\ \mathrm{eV}$；$E_C(gate)$ 與 $E_C(sub)$ 高度相等。

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(二) $V_G = 0$ 時的工作狀態判別

1. 計算外加電壓與平帶電壓的差值： $V_G - V_{FB} = 0\ \mathrm{V} - (-0.4\ \mathrm{V}) = +0.4\ \mathrm{V} > 0$
2. 物理分析：

• 由於 $V_G > V_{FB}$，相對於平帶狀態而言，閘極處於正電位偏壓。
• 閘極側感應正電荷，氧化層產生指向矽基板的電場，促使 n 型矽基板內部的多數載子（電子）被吸引累積於 $\mathrm{Si/SiO_2}$ 介面。
• 半導體表面電位 $\psi_s > 0$，基板能帶朝介面方向向下彎曲，使得導帶底 $E_C$ 更加靠近費米能階 $E_F$。
• 表面電子濃度 $n_s = n_{bulk} \exp(q\psi_s / kT) > n_{bulk}$，多數載子濃度高於基板內部平衡濃度。