113 地方特考三等 電子工程 半導體工程 考古題詳解

核心觀念

本題考查矽中摻雜後的載子種類。純矽為四價元素，每個矽原子以四個價電子與鄰近原子形成共價鍵。若摻入五價元素，摻雜原子有五個價電子，其中四個參與共價鍵，剩餘的一個容易游離成自由電子。

解題方法

核心觀念

本題考查以半導體製程在矽晶圓上形成電阻的方式。電阻的大小由材料的電阻率、幾何尺寸及摻雜濃度決定；對薄層電阻，常用片電阻表示：

其中 $L$、$W$ 分別為電阻區的長度與寬度，$\rho$ 為電阻率，$t$ 為導電層厚度。製程透過選擇材料、摻雜型態與濃度，設定電阻區的電阻率；再以微影及蝕刻定義其長寬。

解題方法：三種製程

1. 擴散電阻（diffused resistor） 在 P 型矽晶圓表面以光阻及微影定義電阻區，再進行施體雜質擴散，例如磷或砷。擴散區形成 N 型導電區，與 P 型基板構成 PN 接面；接面提供電性隔離。接著製作兩端接觸電極，並以擴散區的片電阻及長寬決定電阻值。需留意擴散深度與橫向擴散會影響電阻尺寸及阻值。

核心觀念

本題考查薄膜沉積中化學氣相沉積（CVD, Chemical Vapor Deposition）與物理氣相沉積（PVD, Physical Vapor Deposition）的成膜原理。兩者的主要差別在於：薄膜材料如何由來源抵達基板並形成薄膜。

• CVD：化學反應成膜。 將含有薄膜成分的氣態前驅物送入反應腔，前驅物在基板表面或附近發生化學反應，生成固態薄膜，並排出副產物。
• PVD：物理方式搬運並沉積材料。 先以蒸發、濺鍍等方式將固態來源材料變成原子、分子或離子，再讓其移動至基板並凝結成膜；成膜主體通常不依賴前驅物在基板上的化學反應。

解題方法

回答時抓住「化學反應」與「物理搬運」這組核心對比，再補充常見方法及製程特性：

核心觀念

IC 製程中的「形成圖案」，是把設計好的幾何形狀選擇性地呈現在晶圓表面，並進一步形成元件或隔離結構。常見作法包括以微影定義圖形、以蝕刻或選擇性氧化等製程將圖形轉移到材料上，以及直接形成具特定形狀的隔離結構。

本題的命題重點有三項：

1. 微影（photolithography）：利用光罩與曝光，在光阻上形成圖形，再配合顯影、蝕刻或其他製程，將圖形轉移到下方薄膜或基板。
2. 局部矽氧化（Local Oxidation of Silicon, LOCOS）：利用圖案化的氮化矽作為氧化阻障層，使氧化層只在指定的矽區域生長。
3. 淺溝渠隔離（Shallow Trench Isolation, STI）：利用罩幕定義位置，蝕刻出淺溝渠，再填入絕緣材料，形成元件間的隔離區。

解題方法

依照「圖案如何被定義、再如何形成於晶圓上」分類作答，並分別說明微影、LOCOS、STI 的基本流程：

• **微影：**先在晶圓上塗佈光阻，經光罩曝光與顯影後得到光阻圖形，再利用蝕刻等步驟將圖形轉移至目標材料。不同曝光光源與製程條件可形成不同尺寸的圖形。

核心觀念

本題考查快閃記憶體的基本元件結構，以及它與一般 NMOS 電晶體在閘極結構上的差異。基本的快閃記憶體單元可視為具有兩個閘極的 MOSFET：控制閘極下方多了一個被絕緣層包圍的浮置閘極，用來儲存電荷。

解題方法

畫圖時，先畫出 NMOS 的源極、汲極、通道與閘極，再在控制閘極和通道之間加入一層浮置閘極。浮置閘極四周由氧化層隔離，因此其中的電子不易流失，能在電源移除後仍保留儲存狀態。

核心觀念

本題考查半導體製程中薄膜或晶圓片電阻的量測原理。若用兩支探針量測，儀器讀值會同時包含試片電阻、探針與試片間的接觸電阻，以及導線電阻；這些附加電阻會使量測結果偏高，尤其在待測電阻很小時，誤差更明顯。

四點探針以兩支外側探針通入已知電流 $I$，兩支內側探針量測電壓差 $V$。電壓表輸入阻抗很高，內側探針幾乎沒有電流，因此內側接觸電阻與量測導線電阻上的壓降可忽略，便能以 $V/I$ 求得試片電阻。對均勻、足夠大的薄片，片電阻為

實際晶圓尺寸有限或量測點靠近邊緣時，還須依試片幾何與探針位置乘上修正因子。

解題方法

畫圖時標出四支等間距探針，外側兩支接電流源，內側兩支接高輸入阻抗電壓表，並標明電流方向及電壓量測端。接著說明：電流端負責建立電流路徑，電壓端只量測試片上的電位差，因而降低接觸電阻對讀值的影響。