111 高普考高考三級 電力工程 電子學 考古題詳解
第 一 題20 分
圖一 (a) 電晶體 之參數為:
; 時, 為 階級波,如圖一 (b)。
🖼️【此處有附圖,請對照原卷】
(b) 時,電容 與 均無電流通過; 時 截止,且 時 導通進入三極區或飽和區。
先分析 時之閘極、汲極電壓與 ,再求算 以及 之 ,列出必要的過程計算式。
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核心觀念
本題考查 MOSFET 直流偏壓、耦合電容的電壓連續性,以及電容切換後的 RC 暫態。
電容在切換瞬間滿足電壓連續:
但若電路沒有其他元件固定電容兩端的共模電壓,切換後兩端的節點電壓仍可瞬間改變。MOSFET 飽和區的平方律採用:
解題方法與計算
1. 切換前的直流工作點
時,,且 皆視為開路。閘極由分壓器設定:
源極接地,因此 。假設 Q 工作於飽和區,汲極電流為:
汲極電壓:
飽和區條件為 ;此處 ,條件成立。由於 開路,輸出端經 接地:
因此切換前, 兩端電壓為:
2. 切換瞬間的閘極與電容電壓
後,輸入由 跳至 。由 電壓連續,取其左端減右端:
故:
此時 ,Q 截止。
電壓仍為 。Q 截止後,、、 形成串聯暫態路徑。以 表示流經 的電流,則:
切換瞬間 ,因此:
輸出電壓因此為:
所以 由切換前的 瞬間跳至 ;這不違反電容電壓連續,因為連續的是 兩端電壓,並非兩端各自對地的電壓。
3. 求 與輸出暫態
閘極看到的偏壓網路戴維寧等效為:
第 二 題20 分
圖二放大器中,,所有電晶體 。
與 :
:,直流分析時忽略基極電流。
求算 之偏壓電流以及放大器輸出電阻 。
🖼️【此處有附圖,請對照原卷】
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核心觀念
本題要先求直流工作點,再用小訊號模型求輸出電阻。NMOS 在飽和區時,
依題給參數, 的電流式為
然而,題目所附頁面沒有提供足以決定工作點的全部直流條件。
解題方法與資訊缺漏
的閘極接輸入 ,但題目沒有給定 的直流偏壓。因此,只要 在飽和區,其偏壓電流仍會隨閘極直流電壓而變:
此外,、 與 所構成的偏壓支路也缺少必要數值:圖上只給 ,未給兩電阻各自的值;電路電源標示為 ,題目未給其電壓。
第 三 題20 分
圖三中,BJT 工作於主動區,,,,,,。
為理想偏壓電流。
以短路常數法與開路常數法分別估算放大器電壓增益響應之高頻 -dB 頻率 與低頻 -dB 頻率 ,必須列出過程計算式。
🖼️【此處有附圖,請對照原卷】
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核心觀念
本題以小訊號 hybrid- 模型估算頻率響應:
- 高頻端用短路時間常數法(SCTC):每次取出一個電容,其餘電容短路,求該電容兩端所見電阻 ,再以 估算高頻截止角頻率。
- 低頻端用開路時間常數法(OCTC):每次取出一個電容,其餘電容開路,求該電容兩端所見電阻,再以 估算低頻截止角頻率。
將獨立電壓源設為零後,偏壓電阻的交流等效值為
由 得
高頻 -dB 頻率:短路時間常數法
高頻計算時,、 均視為短路。
所見電阻
取出 ,將 短路,故基極與集極為同一交流節點,射極為交流接地。該節點接地的支路包括 、、、,以及受控電流源等效的 。因此
所見電阻
取出 ,將 短路,基極與射極短接,且射極交流接地。因此 ,受控電流源不作用;電容兩端所見電阻為
高頻時間常數總和為
第 四 題20 分
圖四電路使用理想運算放大器,,,,其 -dB 頻寬為 。
利用所標示之 與 推導其轉移函數:
並求算 之極大值與 之值。
🖼️【此處有附圖,請對照原卷】
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核心觀念
此電路是以非反相運算放大器構成的二階帶通濾波器。理想運算放大器的輸入電流為零,閉迴路電壓增益為
令 ,再以節點 、 寫 KCL,可得轉移函數。二階帶通形式的分母可用來讀出中心角頻率與 3-dB 頻寬。
解題方法
在 節點套用 KCL:
在 節點套用 KCL:
乘以 並整理:
由 且 ,代入上式:
因此
寫成標準二階帶通分母:
所以
第 五 題20 分
圖五為一數位電路的狀態圖(state diagram)。圖中箭頭表示狀態改變的方向,並以①、②、③、④編號。
先依編號順序畫出此電路的輸入 、 與輸出 對應的狀態改變時序圖(timing diagram),再以 NAND 邏輯閘設計此電路,以其真值表說明工作原理。
狀態轉移如下:
- ①: 在 時轉移至 。
- ②: 在 時維持 。
- ③: 在 時轉移至 。
- ④: 在 時維持 。
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核心觀念
本題考查數位序向電路的狀態轉移,以及以交互耦合 NAND 閘製作 SR latch。 是目前狀態, 是輸入作用後的次狀態;輸入組合決定設定、重置或保持狀態。
依圖中標示, 使電路由 轉為 , 使電路由 轉為 , 時兩個狀態各自保持。圖中未標示 的轉移,以下採用 NAND SR latch 的保持狀態補足。
解題方法:時序圖
依①至④的順序,先列出各時段的輸入,再依狀態圖更新 。初始狀態為 :
| 時段 | 初始 | ① | ② | ③ | ④ |
|---|---|---|---|---|---|
| — | 01 | 11 | 10 | 11 | |
| — | 0 | 1 | 1 | 1 | |
| — | 1 | 1 | 0 | 1 | |
| (時段結束) | 0 | 1 | 1 | 0 | 0 |
① 的 將 設定為 1;② 的 保持 1;③ 的 將 重置為 0;④ 的 保持 0。
解題方法:NAND 閘設計與真值表
定義有效高的設定、重置條件為
兩者不會同時為 1。以 NAND 閘實作時,輸入 SR latch 的訊號為低有效: