108 地方特考三等 電子工程 半導體工程 考古題詳解

核心觀念

本題為半導體晶體物理、積體電路製程與光伏元件（Photovoltaic Devices）特性的經典綜合申論題，涵蓋兩大核心考點：

1. 矽晶圓結晶面與結晶方向的非等向性（Anisotropy）：

• 矽具有金剛石晶體結構（Diamond cubic structure）。不同的晶面（以米勒指數 $(hkl)$ 表示）與晶向（以 $\langle uvw \rangle$ 表示）具有不同的原子面密度（Areal Atomic Density）、表面懸鍵密度（Surface Dangling Bond Density）、能量能帶結構曲率（有效質量 $m^*$）​與化學鍵結對稱性。
• 晶面與晶向直接影響氧化層介面缺陷密度（$D_{it}$ / $Q_{it}$）、載子遷移率（$\mu_n, \mu_p$）、化學濕式蝕刻速率、熱氧化生長速率以及機械裂解（Cleavage）特性。

2. 太陽電池輸出特性之溫度相依性（Temperature Dependence）：

• 太陽電池的最大輸出電力為： $P_{\max} = V_{mp} \cdot I_{mp} = V_{oc} \cdot I_{sc} \cdot FF$ 其中 $V_{oc}$ 為開路電壓、$I_{sc}$ 為短路電流、$FF$ 為填充因子（Fill Factor）。
• 能隙隨溫度升高而縮小（Varshni 關係式）： $E_g(T) = E_g(0) - \frac{\alpha T^2}{T + \beta}$
• 本質載子濃度 $n_i$ 對溫度呈極強烈指數相依： $n_i^2(T) = N_c N_v \exp\left(-\frac{E_g}{k_B T}\right) \propto T^3 \exp\left(-\frac{E_g}{k_B T}\right)$
• 二極體逆向飽和電流 $I_0$ 與 $n_i^2$ 成正比，隨溫度急遽暴增，主導了開路電壓 $V_{oc}$ 的顯著衰減： $V_{oc} \approx \frac{k_B T}{q} \ln\left(\frac{I_{sc}}{I_0}\right)$

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解題方法

（一）晶圓結晶面與結晶方向的選擇原因、影響與實例

製作半導體元件時，必須精確選擇晶圓晶面與晶向，其根本原因在於單晶矽為非等向性材料，不同結晶方位之物理、化學及電性差異甚鉅。若晶向未加控制或選錯，將導致元件電性劣化、製程重現性低甚至元件失效。

1. 結晶面與方向對元件特性的具體影響機制

• 介面態電荷密度（Interface Trap Density, $D_{it}$）與閘極氧化層品質： 矽原子在不同晶面上的面密度不同，截斷表面所留下的未配對鍵結（懸鍵，Dangling Bonds）密度亦不同。懸鍵密度順序為： $\{111\} > \{110\} > \{100\}$ 懸鍵與閘極介面處（$\mathrm{Si/SiO_2}$）形成介面陷阱電荷（$Q_{it}$）。介面態越多，臨界電壓（$V_{th}$）不穩定度越高、次臨界擺幅（Subthreshold Swing, $SS$）越差，且表面散射會嚴重降低載子遷移率。
• 載子遷移率（Carrier Mobility, $\mu$）與壓阻效應（Piezoresistive Effect）： 矽導帶具有 6 個橢球等能面，價帶結構具有非等向性。沿不同晶向移動時，載子的導電有效質量（Conductivity effective mass, $m_c^*$）不同，導致遷移率（$\mu = q\tau / m^*$）呈現明顯的晶向相依性：
• 電子遷移率：在 (100) 晶面最高。
• 電洞遷移率：在 (110) 晶面沿 $\langle 110 \rangle$ 晶向最高，遠大於 (100) 晶面。
• 化學蝕刻速率之非等向性（Anisotropic Etching Rate）： 在鹼性溶液（如 $\mathrm{KOH}$、$\mathrm{TMAH}$）中，$\{111\}$ 面的原子排列最為緊密，具有最高的三鍵束縛，其腐蝕速率遠慢於 $\{100\}$ 與 $\{110\}$ 面（蝕刻比可達 $R_{(100)} : R_{(111)} \approx 100 : 1$）。
• 熱氧化速率（Thermal Oxidation Rate）： 在 Deal-Grove 模型中，線性氧化速率常數 $B/A$ 受表面化學反應速率限制，反應速率正比於表面可用矽鍵結密度。因此，氧化反應控制區的生長速率為： $\{111\} > \{110\} > \{100\}$
• 機械解理與晶圓切割（Mechanical Cleaving and Dicing）： 矽晶體的自然解理面為 $\{111\}$ 晶面族。晶圓邊緣標記（Flat 或 Notch）皆精準對齊 $\langle 110 \rangle$ 晶向，以確保後續封裝劃片（Wafer dicing）沿著特定晶向施力，避免崩晶破裂。

2. 實例說明

• 實例一：平面 MOSFET 與立體 FinFET / GAAFET 的晶面選取
• 傳統平面 CMOS：全面採用 (100) 晶圓。主因是 (100) 面的介面陷阱密度 $D_{it}$ 最低（約為 (111) 面的 $1/3 \sim 1/10$），可獲得最低的介面散射、最穩定的 $V_{th}$ 以及優良的電子遷移率。
• 立體鰭式電晶體（FinFET）：FinFET 的鰭壁多為立體垂直結構。若晶圓表面為 (100)，垂直側壁通常為 (110) 晶面。由於 (110) 面具有極高的電洞遷移率（較 (100) 面高出 1 倍以上），可大幅提升 pMOS 驅動電流；新一代技術常透過混合晶向技術（Hybrid Orientation Technology, HOT）或旋轉通道晶向，同時最佳化 nMOS 與 pMOS。
• 實例二：太陽電池表面微結構（Texturing）之非等向性蝕刻
• 製作單晶矽太陽電池時，必須選用 (100) 晶面矽晶圓，置入低濃度 $\mathrm{KOH}$ / 異丙醇（IPA）溶液中進行非等向蝕刻。由於 $\{111\}$ 面蝕刻速率極慢，蝕刻停止於 $\{111\}$ 晶面，自然在表面形成密集且角度為 $54.74^\circ$ 的四角錐微型金字塔結構（Pyramid texture）。此結構可使入射光發生多次反射吸收，大幅降低表面反射率，顯著提高光子收集效率。

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（二）溫度自 $300\ \mathrm{K}$ 上升至 $400\ \mathrm{K}$ 對太陽電池輸出電力的影響

當環境溫度自 $300\ \mathrm{K}$ 上升至 $400\ \mathrm{K}$（升溫高達 $100\ \mathrm{K}$）時，太陽電池輸出的電力會顯著減少。其物理推導與機制如下：

1. 輸出功率的控制方程式

太陽電池輸出最大功率為： $P_{\max} = I_{sc} \cdot V_{oc} \cdot FF$ 其輸出電力的增減由短路電流 $I_{sc}$、開路電壓 $V_{oc}$ 及填充因子 $FF$ 三者之溫度相依性的淨效應決定。

2. 各參數的溫度相依性推導

1. 短路電流 $I_{sc}$（微幅增加）：

• 溫度自 $300\ \mathrm{K}$ 升至 $400\ \mathrm{K}$ 時，矽的能隙縮小（約由 $1.12\ \mathrm{eV}$ 降至約 $1.08\ \mathrm{eV}$）。
• 截止波長 $\lambda_c = hc / E_g$ 往長波長（紅外光區）移動，光譜吸收範圍變寬，太陽光子激發產生的電子—電洞對增多。
• 雖然載子遷移率因聲子散射增加而下降，但因光生電流主導，$I_{sc}$ 呈現微幅正溫度係數（典型矽電池約 $+0.05\%/\mathrm{K}$ 至 $+0.1\%/\mathrm{K}$，在 $100\ \mathrm{K}$ 升溫下約僅增加 $+5\% \sim +8\%$）。

2. 逆向飽和電流 $I_0$（指數級急遽暴增）：

• 理想 p-n 接面之逆向飽和電流密度為： $I_0 = q A \left( \frac{D_n}{L_n N_A} + \frac{D_p}{L_p N_D} \right) n_i^2$
• 其中 $n_i^2(T) = N_c N_v \exp(-E_g / k_B T) \propto T^3 \exp(-E_{g0} / k_B T)$。

核心觀念

1. 金－半接觸（Metal-Semiconductor Contact）能帶與空間電荷區： 金－半二極體（以 n 型半導體為例）於熱平衡或外加偏壓下，金屬與半導體交界面處會形成向半導體內部延伸的空乏區（Depletion Region）。
2. 空乏近似法（Depletion Approximation）：

• 假設在空乏區內（$0 \le x \le W$），所有的施體雜質完全游離，且自由載子（電子）被電場完全掃出（$n \approx 0$），因此空間電荷完全由帶正電的游離施體離子提供。
• 在空乏區邊界外（$x > W$），半導體呈現電中性（Neutral Region），電荷密度為零，電場亦降為零。

3. 一維卜瓦松方程式（Poisson's Equation）： $\frac{d\varepsilon(x)}{dx} = \frac{\rho(x)}{\epsilon_s} \quad \text{或} \quad \frac{d^2 V(x)}{dx^2} = -\frac{\rho(x)}{\epsilon_s}$ 其中 $\varepsilon(x)$ 為電場強度，$V(x)$ 為電位，$\epsilon_s$ 為半導體介電常數（Permittivity），$\rho(x)$ 為空間電荷密度。
4. 小信號接面電容（Small-Signal Junction Capacitance）： 小信號電容定義為空乏區空間電荷隨外加電壓的微分變化率： $C_j = \left| \frac{dQ_{sc}}{dV_A} \right|$ 在空乏近似法下，不論雜質分佈為何，接面單位面積小信號電容均滿足平行板電容形式 $C_j = \dfrac{\epsilon_s}{W}$。

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解題方法

建立一維空間座標系：令金屬與半導體之交界面為 $x = 0$，半導體內部為 $x > 0$，空乏區寬度為 $W$。

（一）求解電荷密度 $\rho(x)$、電場強度 $\varepsilon(x)$ 與空乏區寬度 $W(V_A)$

1. 電荷密度 $\rho(x)$ 依據空乏近似法，在空乏區內（$0 \le x \le W$），雜質完全游離且自由電子濃度可忽略： $\rho(x) = q N_D(x) = qax \quad (0 \le x \le W)$ 在空乏區外（$x > W$），維持電中性： $\rho(x) = 0 \quad (x > W)$

2. 電場強度 $\varepsilon(x)$ 將電荷密度代入一維卜瓦松方程式： $\frac{d\varepsilon(x)}{dx} = \frac{\rho(x)}{\epsilon_s} = \frac{qax}{\epsilon_s}$

利用空乏區邊界的邊界條件：在 $x = W$ 處電場降為零，即 $\varepsilon(W) = 0$。對上式自 $x$ 至 $W$ 進行積分： $\int_{\varepsilon(x)}^{\varepsilon(W)} d\varepsilon' = \int_x^W \frac{qa}{\epsilon_s} x' \, dx'$

$0 - \varepsilon(x) = \frac{qa}{2\epsilon_s} \left[ (x')^2 \right]_x^W = \frac{qa}{2\epsilon_s} (W^2 - x^2)$

整理可得電場分佈： $\varepsilon(x) = -\frac{qa}{2\epsilon_s} (W^2 - x^2) = \frac{qa}{2\epsilon_s} (x^2 - W^2) \quad (0 \le x \le W)$ 在空乏區外： $\varepsilon(x) = 0 \quad (x > W)$

3. 空乏區寬度 $W(V_A)$ 電位 $V(x)$ 與電場之關係為 $\varepsilon(x) = -\dfrac{dV(x)}{dx}$。跨越空乏區兩端之總電位降等於內建電位 $V_{bi}$ 扣除外加偏壓 $V_A$（$V_A > 0$ 表示順向偏壓）： $V_{bi} - V_A = V(W) - V(0) = -\int_0^W \varepsilon(x) \, dx$

將電場表達式代入積分式： $V_{bi} - V_A = \int_0^W \frac{qa}{2\epsilon_s} (W^2 - x^2) \, dx = \frac{qa}{2\epsilon_s} \left[ W^2 x - \frac{x^3}{3} \right]_0^W$

$V_{bi} - V_A = \frac{qa}{2\epsilon_s} \left( W^3 - \frac{W^3}{3} \right) = \frac{qa W^3}{3\epsilon_s}$

反求空乏區寬度 $W(V_A)$： $W(V_A) = \left[ \frac{3\epsilon_s (V_{bi} - V_A)}{qa} \right]^{1/3}$

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（二）求解小信號電容（Small Signal Capacitance）

核心觀念

本題考查金氧半場效電晶體（MOSFET）中的氧化層電荷物理機制（Deal 分類模型）及其對元件臨界電壓（Threshold Voltage, $V_t$）之影響：

1. MOS 結構中的四種缺陷電荷：

• 介面陷阱電荷（Interface Trapped Charge, $Q_{it}$）
• 固定氧化層電荷（Fixed Oxide Charge, $Q_f$）
• 氧化層陷阱電荷（Oxide Trapped Charge, $Q_{ot}$）
• 可移動離子電荷（Mobile Ion Charge, $Q_m$）

2. 氧化層內部電荷分佈對臨界電壓的位移公式（加權原理）： $\Delta V_t = -\frac{1}{C_{ox}} \int_{0}^{t_{ox}} \frac{x}{t_{ox}} \rho(x)\, dx$ 其中 $x = 0$ 定義在金屬/氧化層（Metal/$\mathrm{SiO}_2$）介面，$x = t_{ox}$ 定義在氧化層/矽（$\mathrm{SiO}_2$/Si）介面；$C_{ox} = \frac{\epsilon_{ox}}{t_{ox}}$ 為閘極氧化層單位面積電容。

• 電荷愈靠近 $\mathrm{Si}$ 表面（$x \to t_{ox}$），其加權權重 $\frac{x}{t_{ox}} \to 1$，對通道所感應的鏡像電荷最大，對 $V_t$ 造成的位移量最大：$\Delta V_t \approx -\frac{Q}{C_{ox}}$。
• 電荷愈靠近金屬閘極（$x \to 0$），其加權權重 $\frac{x}{t_{ox}} \to 0$，電荷被金屬閘極完全屏蔽，對矽通道幾乎無感應，$\Delta V_t \approx 0$。

3. NMOS 與 PMOS 導通時的偏壓極性與離子漂移：

• 可移動離子 $Q_m$ 本質上為帶正電的鹼金屬離子（如 $\mathrm{Na}^+$、$\mathrm{K}^+$）。
• 元件啟動（Turned on）時：
• NMOS 導通需施加正閘極偏壓（$V_{GS} > V_{tn} > 0$），內部電場方向由閘極指向基底。
• PMOS 導通需施加負閘極偏壓（$V_{GS} < V_{tp} < 0$），內部電場方向由基底指向閘極。

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解題方法

（一）四種缺陷電荷之由來與結構位置圖

1. 四種缺陷電荷之由來與物理特性

1. 氧化陷阱電荷（Oxide Trapped Charge, $Q_{ot}$）：

• 由來：由於高能輻射（如 X-ray、電子束曝光、離子佈植損傷）照射，或元件在強電場操作下產生熱載子注入（Hot Carrier Injection, HCI）與 Fowler-Nordheim（F-N）穿隧電流，導致高能電子或電洞進入 $\mathrm{SiO}_2$ 氧化層內部，被氧化層原有的結構缺陷、雜質或斷鍵所捕獲。
• 特性：分佈於 $\mathrm{SiO}_2$ 氧化層主體（Bulk oxide）內部；電荷電性可正可負（視捕獲的是電洞或電子而定）；可透過適當溫度的熱退火（Annealing）將捕獲載子釋放而消除。

2. 可移動離子電荷（Mobile Ion Charge, $Q_m$）：

• 由來：源自製程化學品、容器、環境或人體接觸所引入的微量鹼金屬雜質污染（最主要為鈉離子 $\mathrm{Na}^+$、鉀離子 $\mathrm{K}^+$，有時包含質子 $\mathrm{H}^+$）。
• 特性：帶正電；分佈於 $\mathrm{SiO}_2$ 層內。在高溫（約 $> 100^\circ\mathrm{C}$）及外加電場的作用下，離子具有極高之擴散率與漂移移動率，會在氧化層中來回游動，是早期 MOS 元件臨界電壓長期不穩定（Bias Temperature Instability, BTI）的主因。

3. 固定氧化層電荷（Fixed Oxide Charge, $Q_f$）：

• 由來：在矽熱氧化形成 $\mathrm{SiO}_2$ 的終止階段，由於氧化反應不完全，在緊鄰介面的過渡層（$\mathrm{SiO}_x, x < 2$）中殘留未完全氧化的非化學計量比之「過剩矽離子（如缺氧的 $\mathrm{Si}^+$）」。
• 特性：緊鄰 $\mathrm{Si/SiO}_2$ 介面約數個奈米（通常在 $3\ \mathrm{nm}$ 以內）；電性恆為正電；其電荷量無法隨閘極外加電壓充放電，亦不受操作電場移動；可在高溫（如 $900\text{--}1000^\circ\mathrm{C}$）鈍性氣體（$\mathrm{N}_2$ 或 $\mathrm{Ar}$）中退火予以降低。

4. 介面陷阱電荷（Interface Trapped Charge, $Q_{it}$）：

• 由來：矽單晶的週期性晶格排列在 $\mathrm{Si/SiO}_2$ 介面處突然中斷，造成未飽和配位的化學「懸鍵（Dangling Bonds，表示為 $\equiv\mathrm{Si}\bullet$）」或介面化學雜質。
• 特性：精確座落於 $\mathrm{Si/SiO}_2$ 之幾何介面上；在矽的能帶禁帶（Bandgap）中形成連續分佈的介面能階（陷阱態）。其帶電狀態會隨表面電位（費米能階位置）動態捕獲或釋放電子／電洞（具兩性特性，可為施體型或受體型）；可在約 $400\text{--}450^\circ\mathrm{C}$ 下使用氫氣或成形氣體（Forming Gas, $\mathrm{H}_2/\mathrm{N}_2$）退火，利用氫原子與懸鍵結合（形成 $\mathrm{Si-H}$ 鍵）進行鈍化。

2. 金氧半（Metal/$\mathrm{SiO}_2$/Si）結構圖與電荷分佈位置

核心觀念

本題評量 MOS 電容之能帶結構、平帶電壓與強反轉臨界電壓 的基本物理機制與數值計算：

1. 功函數差與平帶電壓（Flat-Band Voltage, $V_{FB}$）： 在理想 MOS 結構中，不考慮氧化層內部電荷與介面陷阱電荷（$Q_{\mathrm{ox}} = 0$、$Q_{it} = 0$），平帶電壓即等於閘極與半導體基板之間的功函數差（Work Function Difference, $\Phi_{ms}$）： $V_{FB} = \Phi_{ms} = \Phi_m - \Phi_s$ 其中半導體功函數可由電子親和力 $\chi$、能隙 $E_g$ 與費米電位 $\phi_F$ 求得： $\Phi_s = \chi + \frac{E_g}{2q} - \phi_F \quad \left(\text{以本質能階 } E_i \text{ 為參考基準}\right)$

2. $n$ 型基板（PMOS 結構）的強反轉臨界電壓（Threshold Voltage, $V_T$）： 對 $n$ 型矽基板（施體濃度 $N_D$）而言，多數載子為電子。欲使其表面達到「強反轉」（Strong Inversion），表面能帶需向上彎折使得表面電洞濃度等於基板電子濃度（$p_s = N_D$），此時表面電位為： $\psi_s = -2\phi_F \quad \left(\text{其中 } \phi_F = \frac{k_B T}{q}\ln\frac{N_D}{n_i} > 0\right)$ 此時半導體空乏區由游離施體組成，帶正電荷（$Q_d > 0$），閘極感應負電荷，氧化層上的電壓降使臨界電壓進一步向負方向偏移： $V_T = V_{FB} + \psi_s - \frac{Q_d}{C_{\mathrm{ox}}} = V_{FB} - 2\phi_F - \frac{\sqrt{2q\varepsilon_s N_D (2\phi_F)}}{C_{\mathrm{ox}}}$

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解題方法

基本物理常數設定（$T = 300\ \mathrm{K}$）

• 基本電荷量：$q = 1.6 \times 10^{-19}\ \mathrm{C}$
• 熱電壓：$V_t = \frac{k_B T}{q} \approx 0.0259\ \mathrm{V}$
• 矽之本質載子濃度：$n_i \approx 1.5 \times 10^{10}\ \mathrm{cm}^{-3}$
• 矽之電子親和力：$\chi = 4.05\ \mathrm{V}$（即 $q\chi = 4.05\ \mathrm{eV}$）
• 矽之能隙：$E_g \approx 1.12\ \mathrm{eV}$（本質能階約在中央：$\frac{E_g}{2q} = 0.56\ \mathrm{V}$）
• 真空電容率：$\varepsilon_0 \approx 8.854 \times 10^{-14}\ \mathrm{F/cm}$
• $\mathrm{SiO_2}$ 介電常數：$\kappa_{\mathrm{ox}} = 3.9 \implies \varepsilon_{\mathrm{ox}} = 3.9 \times 8.854 \times 10^{-14} \approx 3.453 \times 10^{-13}\ \mathrm{F/cm}$
• 矽介電常數：$\kappa_s = 11.7 \implies \varepsilon_s = 11.7 \times 8.854 \times 10^{-14} \approx 1.036 \times 10^{-12}\ \mathrm{F/cm}$

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（一）求平帶電壓 $V_{FB}$

1. 計算基板費米電位 $\phi_F$： 基板為 $n$ 型，施體濃度 $N_D = 10^{18}\ \mathrm{cm}^{-3}$： $\phi_F = \frac{k_B T}{q}\ln\left(\frac{N_D}{n_i}\right) = 0.0259 \times \ln\left(\frac{10^{18}}{1.5 \times 10^{10}}\right) = 0.0259 \times 18.015 \approx 0.467\ \mathrm{V}$

2. 計算基板功函數 $\Phi_s$： 基板的費米能階位於本質能階上方 $q\phi_F$ 處，故真空能階至費米能階的能量差（功函數）為： $\Phi_s = \chi + \frac{E_g}{2q} - \phi_F = 4.05\ \mathrm{V} + 0.56\ \mathrm{V} - 0.467\ \mathrm{V} \approx 4.143\ \mathrm{V}$

3. 計算平帶電壓 $V_{FB}$： 題目給定 $p^+$ 多晶矽閘極之功函數為 $\Phi_B = \Phi_m = 5.2\ \mathrm{V}$。因該元件為理想 MOS 電容（無氧化層電荷）： $V_{FB} = \Phi_m - \Phi_s = 5.200\ \mathrm{V} - 4.143\ \mathrm{V} \approx +1.06\ \mathrm{V}$

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（二）求臨界電壓 $V_T$

1. 計算單位面積氧化層電容 $C_{\mathrm{ox}}$： 氧化層厚度 $x_{\mathrm{ox}} = 2\ \mathrm{nm} = 2 \times 10^{-7}\ \mathrm{cm}$： $C_{\mathrm{ox}} = \frac{\varepsilon_{\mathrm{ox}}}{x_{\mathrm{ox}}} = \frac{3.453 \times 10^{-13}\ \mathrm{F/cm}}{2 \times 10^{-7}\ \mathrm{cm}} \approx 1.727 \times 10^{-6}\ \mathrm{F/cm}^2$

2. 計算強反轉時空乏區最大電荷密度 $Q_d$： 強反轉發生於表面電位 $\psi_s = -2\phi_F$。空乏區內為游離帶正電之施體離子： $|2\phi_F| = 2 \times 0.467\ \mathrm{V} = 0.934\ \mathrm{V}$