107 鐵路特考高員三級 電子工程 半導體工程 考古題詳解

核心觀念

本題評量半導體材料晶體結構之晶向（Crystallographic Directions）與晶面（Crystallographic Planes）標示法，涵蓋立方晶系（Cubic System）的米勒指標（Miller Indices）以及六方晶系（Hexagonal System）的米勒－布拉菲指標（Miller-Bravais Indices）：

1. 立方晶系晶向指標 $[uvw]$： 以晶格常數 $a$ 為單位長度，將向量平移至原點，取向量終點座標減去起點座標 $(\Delta x, \Delta y, \Delta z)$，化為最小整數比 $u : v : w$，以方括號 $[uvw]$ 標示；負值於數字上方加一橫線（如 $\bar{1}$ 代表 $-1$）。

2. 立方晶系晶面指標 $(hkl)$： 找出晶面與三座標軸 $x, y, z$ 的截距長度（以晶格常數為單位）；若與某軸平行則截距為無限大（$\infty$）。將截距取倒數後化為最小整數比 $h : k : l$，以圓括號 $(hkl)$ 標示。

3. 六方晶系四指標系統（Miller-Bravais Indices）：

• 四軸座標設定：底面包含三個互夾 $120^\circ$ 的共平面對稱軸 $\vec{a}_1, \vec{a}_2, \vec{a}_3$，垂直於底面者為 $\vec{c}$ 軸。三個底面基底向量滿足幾何關係： $\vec{a}_1 + \vec{a}_2 = -\vec{a}_3$
• 四指標晶向 $[uvtw]$： 由三軸座標系向量分解 $[UVW]$ 轉換為四指標時，需滿足底面投影封閉對稱條件 $u + v + t = 0$，其轉換關係式為： $u = \frac{1}{3}(2U - V)$ $v = \frac{1}{3}(2V - U)$ $t = -(u + v) = -\frac{1}{3}(U + V)$ $w = W$ 最後化為最小整數比 $[uvtw]$。
• 四指標晶面 $(hkil)$： 晶面在四軸上的截距分別為 $p, q, s, r$，取倒數並化為最小整數比，指標滿足指數條件： $i = -(h + k)$ 以圓括號 $(hkil)$ 標示。

解題方法

若題目資訊因考卷原圖之端點與截距數值未於題幹文字明列而有所不足，點明所缺之精確座標，並依歷屆試題與半導體工程經典幾何圖形特徵作合理設定推導如下：

(一) 立方晶系之 A、B、C 方向（Miller indices）

設定單位立方體頂點原點為 $(0,0,0)$，三軸為 $x, y, z$：

1. 方向 A：

• 向量起點為 $(0, 0, 0)$，終點為 $(1, 0, 0)$。
• 座標差為 $(1 - 0, 0 - 0, 0 - 0) = (1, 0, 0)$。
• 已為互質整數，方向指標寫為 $[100]$。

2. 方向 B：

• 向量起點為 $(0, 0, 0)$，終點為底面對角線頂點 $(1, 1, 0)$。
• 座標差為 $(1 - 0, 1 - 0, 0 - 0) = (1, 1, 0)$。
• 已為互質整數，方向指標寫為 $[110]$。

3. 方向 C：

• 向量起點為 $(0, 0, 0)$，終點為立方體體對角線頂點 $(1, 1, 1)$。
• 座標差為 $(1 - 0, 1 - 0, 1 - 0) = (1, 1, 1)$。
• 已為互質整數，方向指標寫為 $[111]$。

(二) 立方晶系之 A、B、C 平面（Miller indices）

1. 平面 A：

• 晶面與三軸截距分別為 $x = 1, y = \infty, z = \infty$。
• 取倒數得： $\left(\frac{1}{1}, \frac{1}{\infty}, \frac{1}{\infty}\right) = (1, 0, 0)$
• 化為最小整數比，平面指標寫為 $(100)$。

2. 平面 B：

• 晶面與三軸截距分別為 $x = 1, y = 1, z = \infty$。
• 取倒數得： $\left(\frac{1}{1}, \frac{1}{1}, \frac{1}{\infty}\right) = (1, 1, 0)$
• 化為最小整數比，平面指標寫為 $(110)$。

3. 平面 C：

• 晶面與三軸截距分別為 $x = 1, y = 1, z = 1$。
• 取倒數得：

核心觀念

1. 霍爾效應（Hall Effect）基本原理： 當帶電載子（電子或電洞）在導體或半導體中沿某一方向流動（形成電流）且外加一垂直於電流方向的磁場時，移動的載子會受到勞侖茲力（Lorentz Force）的作用而偏向樣品兩側，導致電荷在兩側累積，進而建立一橫向電場（稱為霍爾電場 $E_H$）。
2. 平衡條件： 橫向電場對載子施加的靜電力與磁場施加的勞侖茲力達到動態平衡： $\vec{F} = q(\vec{E}_H + \vec{v}_d \times \vec{B}) = 0$
3. 相關重要公式：

• 漂移電流密度：$J_x = q n v_d = \frac{I_x}{W \cdot d}$（其中 $W$ 為寬度、$d$ 為厚度）
• 霍爾電場：$E_H = v_d B_z$
• 霍爾電壓：$V_H = E_H \cdot W$
• 霍爾係數（Hall Coefficient）：$R_H = \frac{E_H}{J_x B_z} = -\frac{1}{n e}$（對 $n$ 型半導體而言）

解題方法

一、霍爾效應量測架構圖

在直角坐標系中，取長度為 $L$、寬度為 $W$、厚度為 $d$ 之長方體半導體樣品：

• 電流 $I_x$ 沿 $+x$ 方向通入。
• 外加均勻磁場 $B_z$ 沿 $+z$ 方向（垂直向上穿出樣品表面）。
• 橫向霍爾電壓 $V_H$ 於 $y$ 方向兩側表面量測。

 +z (磁場 B_z 垂直向上)
 ^
 |
 +---> +y (寬度 W)
 /
 / 
 +x (電流 I_x, 長度 L)

 ┌───────────────────────────┐
 │ B_z (垂直向上) │
 │ ⊙ │
 I_x (輸入) │ y = W (端點 1) │ I_x (流出)
 ───────────> ├─────●───────────────●─────┤ ───────────>
 (接觸電極) │ │ 樣品 │ │ (接觸電極)
 │ │ │ │
 │ └───[ 電壓表 ]──┘ │
 │ (V_H) │
 │ y = 0 (端點 2) │
 └───────────────────────────┘
 厚度為 d (垂直 z 軸)

• 接線配置：

1. 兩端（$x = 0$ 與 $x = L$）製作歐姆接觸（Ohmic Contacts），連接恆流源通入已知電流 $I_x$。
2. 兩側（$y = 0$ 與 $y = W$）對稱引出兩探針，連接高輸入阻抗之微伏特計，用以量測橫向電位差 $V_H = V(y=W) - V(y=0)$。

二、以 $n$ 型半導體為例之量測原理與推導

1. 載子受力與偏轉方向：

• 對 $n$ 型半導體，多數載子為電子，其基本電荷為 $q = -e$（$e = 1.6 \times 10^{-19}\text{ C}$）。
• 電流 $I_x$ 朝 $+x$ 方向流動，表示電子朝向 $-x$ 方向作漂移運動，即漂移速度向量為： $\vec{v}_d = -v_d \hat{x} \quad (v_d > 0)$
• 外加磁場向量為： $\vec{B} = B_z \hat{z}$
• 電子受到的勞侖茲磁力： $\vec{F}_B = q(\vec{v}_d \times \vec{B}) = (-e) \left[ (-v_d \hat{x}) \times (B_z \hat{z}) \right] = (-e) \left( v_d B_z \hat{y} \right) = -e v_d B_z \hat{y}$

核心觀念

1. 載子漂移速度與遷移率定義： 在低電場下，電子漂移速度 $v_d$ 與電場 $\mathcal{E}$ 成正比，比例常數即為電子低場遷移率 $\mu_n$： $v_d = \mu_n \mathcal{E}$ 其中遷移率與電子的電導有效質量 $m^*$ 及平均自由散射時間 $\tau$ 相關： $\mu_n = \frac{q \tau}{m^*}$

2. 高電場速度飽和效應（Velocity Saturation）： 當電場增大至載子獲得之動能接近光學聲子能量時，光學聲子散射（Optical Phonon Scattering）劇烈增加，導致速度逐漸偏離線性關係並趨於極限值，稱為飽和漂移速度 $v_{sat}$（矽與砷化鎵的高場飽和速度均約為 $10^7\text{ cm/s}$）。

3. 雙能谷模型與轉移電子效應（Transferred-Electron Effect, TEE）： 砷化鎵（GaAs）的導帶具有多能谷結構（二能谷模型）：

• 下能谷（$\Gamma$ 能谷）：位於第一布里淵區中心（$k=0$），能階最低，曲率大，電子的有效質量小（$m^*_\Gamma \approx 0.067 m_0$），態密度低，因而擁有極高的電子遷移率（$\mu_\Gamma \approx 8500\text{ cm}^2/\text{V}\cdot\text{s}$）。
• 上能谷（$L$ 能谷）：能階比 $\Gamma$ 谷底高約 $\Delta E \approx 0.29\sim 0.31\text{ eV}$，曲率小，有效質量大（$m^*_L \approx 0.35\sim 0.55 m_0$），態密度大，電子遷移率極低（$\mu_L \approx 400\text{ cm}^2/\text{V}\cdot\text{s}$）。 當電場超過臨界值時，電子獲得足夠能量跨越能隙轉移至上能谷，引發 Ridley-Watkins-Hilsum（RWH）機制，在巨觀上呈現負微分遷移率（Negative Differential Mobility, NDM）。

解題方法

一、電子漂移速度與電場關係圖（$v_d - \mathcal{E}$ 特性曲線）

在考試作圖時，必須明確標註橫縱軸名稱、單位、關鍵臨界點及曲線變化趨勢：

 電子漂移速度 vd
 (x 10^7 cm/s)
 ^
 |
 2.0 + * * (GaAs 峰值 vp ≈ 2.0 x 10^7 cm/s)
 | * *
 | * * 
 | * * - - - - - - - - - - - - - - -> (GaAs 高場飽和)
 1.0 + * . . . . - - - - - - - - - - - - -> (Si 飽和 vsat ≈ 1.0 x 10^7 cm/s)
 | * . . '
 | * . '
 | * . '
 | * ' 曲線斜率代表微分遷移率 (dvd/dE)
 | *' - GaAs 初斜率極陡 (μ ≈ 8500 cm²/V·s)
 | *' - Si 初斜率較緩 (μ ≈ 1350~1450 cm²/V·s)
 +--+-------------+------------------------------------> 電場 E (kV/cm)
 0 Eth ≈ 3.5~4.0 ~ 20~30

• 矽（Si）特徵：

• 低電場時線性上升，$v_d \approx \mu_n \mathcal{E}$。

• 隨電場升高，曲線平緩彎曲。

• 約在 $\mathcal{E} > 20\sim 30\text{ kV/cm}$ 時完全飽和，飽和速度 $v_{sat} \approx 1.0\times 10^7\text{ cm/s}$。

• 全程微分遷移率 $\frac{dv_d}{d\mathcal{E}} \ge 0$，呈單調遞增後飽和。

• 砷化鎵（GaAs）特徵：

• 低電場時初始斜率極大（低場遷移率約為矽的 5~6 倍）。

• 在臨界電場 $\mathcal{E}_{th} \approx 3.5\sim 4.0\text{ kV/cm}$ 時達到峰值速度 $v_p \approx 2.0\times 10^7\text{ cm/s}$。

• 當 $\mathcal{E} > \mathcal{E}_{th}$ 時，出現負斜率區間，即負微分遷移率區（$\frac{dv_d}{d\mathcal{E}} < 0$）。

• 在更高電場下，速度逐漸趨近於與矽相近的飽和速度（約 $1.0\times 10^7\text{ cm/s}$）。

二、矽與砷化鎵之不同之處

1. 低電場遷移率（曲線初始斜率）不同： GaAs 的初始斜率遠大於 Si，代表 GaAs 的低電場電子遷移率（$\approx 8500\text{ cm}^2/\text{V}\cdot\text{s}$）遠高於 Si（$\approx 1350\sim 1450\text{ cm}^2/\text{V}\cdot\text{s}$）。
2. 極值特徵不同（峰值速度之有無）： Si 曲線無峰值，呈單調遞增並平滑趨於飽和；GaAs 具有顯著的極大值（峰值速度 $v_p$），且峰值速度可達飽和速度的兩倍。
3. 高電場微分遷移率特性不同： Si 的微分遷移率始終為非負值（$\frac{dv_d}{d\mathcal{E}} \ge 0$）；GaAs 越過臨界電場後具備明顯的負微分遷移率（$\frac{dv_d}{d\mathcal{E}} < 0$）。

三、物理原因分析

1. 低場遷移率差異的原因：

• 遷移率與電導有效質量成反比（$\mu \propto \frac{1}{m^*}$）。
• GaAs 的導帶極小值位於布里淵區中心（$\Gamma$ 谷），導帶曲率大，電子有效質量極小（$m^*_\Gamma \approx 0.067 m_0$）。
• Si 為間接能隙半導體，導帶底落在沿 $\langle 100 \rangle$ 方向上，由 6 個等價橢球構成，其電導有效質量較大（$m^*_{ce} \approx 0.26 m_0$）。

核心觀念

本題考查 PN 接面二極體在熱平衡（零偏壓）狀態下的三大基本物理量：內建電壓（Built-in Potential, $V_{bi}$）、空乏區寬度（Depletion Region Width, $W$） 及 接面電容（Junction Capacitance, $C_j$）。

1. 單邊陡接面（One-sided Abrupt Junction）： 因為受質濃度 $N_A = 2\times10^{19}\,\mathrm{cm}^{-3}$ 遠大於施體濃度 $N_D = 1\times10^{16}\,\mathrm{cm}^{-3}$（$N_A \gg N_D$，達 2000 倍），此結構屬於典型的 $p^+ n$ 單邊陡接面。空乏區電荷主要延伸並落在較輕摻雜的 $n$ 側。
2. 內建電壓公式： $V_{bi} = V_t \ln\left(\frac{N_A N_D}{n_i^2}\right)$ 其中 $V_t = \frac{kT}{q}$ 為熱電壓（Thermal Voltage），室溫 $T=300\,\mathrm{K}$ 下通常取 $0.0259\,\mathrm{V}$。
3. 空乏區寬度公式（在零偏壓 $V_R = 0\,\mathrm{V}$ 下）： $W = \sqrt{\frac{2\epsilon_s V_{bi}}{q}\left(\frac{1}{N_A} + \frac{1}{N_D}\right)} \approx \sqrt{\frac{2\epsilon_s V_{bi}}{q N_D}}$ 其中 $\epsilon_s = \epsilon_r \epsilon_0$ 為半導體介電常數，$q$ 為基本電荷量。
4. 接面電容公式： $C_j = \frac{\epsilon_s A}{W} \quad\text{或單位面積電容}\quad C_j' = \frac{\epsilon_s}{W} = \sqrt{\frac{q \epsilon_s N_D}{2 V_{bi}}}$

解題方法

步驟一：列出已知參數與基本常數

• 受質濃度：$N_A = 2\times10^{19}\,\mathrm{cm}^{-3}$
• 施體濃度：$N_D = 1\times10^{16}\,\mathrm{cm}^{-3}$
• 本質濃度：$n_i = 9.65\times10^9\,\mathrm{cm}^{-3}$
• 矽相對介電常數：$\epsilon_r = 11.7$
• 真空介電常數：$\epsilon_0 = 8.854\times10^{-14}\,\mathrm{F/cm}$ $\epsilon_s = \epsilon_r \epsilon_0 = 11.7 \times 8.854\times10^{-14} \approx 1.036\times10^{-12}\,\mathrm{F/cm}$
• 電子電量：$q = 1.6\times10^{-19}\,\mathrm{C}$
• 室溫（$T=300\,\mathrm{K}$）熱電壓：$V_t = \frac{kT}{q} \approx 0.0259\,\mathrm{V}$

步驟二：計算內建電壓 $V_{bi}$

代入內建電壓公式： $V_{bi} = V_t \ln\left(\frac{N_A N_D}{n_i^2}\right)$

計算濃度比值： $\frac{N_A N_D}{n_i^2} = \frac{(2\times10^{19})(1\times10^{16})}{(9.65\times10^9)^2} = \frac{2\times10^{35}}{9.312\times10^{19}} \approx 2.148\times10^{15}$

取自然對數： $\ln(2.148\times10^{15}) = \ln(2.148) + 15\ln(10) \approx 0.7645 + 34.5388 = 35.303$

求得內建電壓： $V_{bi} = 0.0259\,\mathrm{V} \times 35.303 \approx 0.914\,\mathrm{V}$

步驟三：計算零偏壓下的空乏區寬度 $W$

因 $N_A \gg N_D$，採用單邊陡接面近似式（或精確式 $\frac{1}{N_A}+\frac{1}{N_D} \approx \frac{1}{N_D}$）： $W \approx \sqrt{\frac{2\epsilon_s V_{bi}}{q N_D}}$

核心觀念

本題旨在評量考生對金氧半場效電晶體（MOSFET）之物理結構、通道形成機制與工作原理的掌握程度。核心評量重點包括：

1. 導電通道的本質差異：

• 增強型（Enhancement-mode, EM）：常閉型（normally-off）元件。零閘極偏壓（$V_{GS} = 0\text{ V}$）時無導電通道，必須施加足夠正閘極電壓引致「反轉層（Inversion Layer）」以形成通道。
• 空乏型（Depletion-mode, DM）：常開型（normally-on）元件。在製造過程中透過離子植入（Ion Implantation）預先在基板表面摻雜一層與源/汲極同導電型態的物理通道（Metallurgical Channel），零偏壓時即可導通。

2. 臨界電壓（Threshold Voltage, $V_T$）的極性：

• $n$ 型通道增強型 MOSFET：$V_T > 0\text{ V}$。
• $n$ 型通道空乏型 MOSFET：$V_T < 0\text{ V}$。

3. 場效效應與載子調控機制：

• 藉由金屬-氧化層-半導體（MOS）電容結構，施加閘極垂直電場以調控半導體表面的能帶彎曲、載子濃度及空乏區寬度，進而控制汲極電流 $I_D$。

解題方法

本題為經典結構繪圖與操作原理說明題。答題切入點應分為兩大部分：首先繪製清晰的剖面結構圖（包含端點、摻雜區型態、氧化層），隨後依據偏壓條件（截止、導通、調控機制）分述運作原理，最後輔以轉移特性曲線與特性比較表。

一、增強型 $n$ 通道 MOSFET（Enhancement-mode NMOS）

1. 元件結構剖面圖

增強型 NMOS 製作於高電阻率的 $p$ 型矽基板（$p$-Substrate）上，兩端經由重摻雜形成 $n^+$ 源極（Source）與汲極（Drain）。中央為薄二氧化矽（$\text{SiO}_2$）閘極絕緣層與閘極（Gate）電極。在未加偏壓時，源極與汲極之間被 $p$ 型基板阻隔，不存在任何 $n$ 型導電路徑。

 Gate (G)
 |
 +-----+-----+ 
 | Metal | 
 +----+-----------+----+ 
 | SiO2 Oxide Layer | 
+-+----+-----------+----+--+ 
| n+ | (無預成通道) | n+ | 
| Source (S) | Drain (D)
| +-----------+ | 
| | 
| p-type Substrate | 
+--------------------------+ 
 |
 Body (B)

2. 運作原理

• 零偏壓與截止狀態（$V_{GS} = 0\text{ V}$）： 源極與汲極的 $n^+$ 區與 $p$ 型基板分別形成背向（back-to-back）的 $pn$ 接面。若在汲-源極間施加正電壓（$V_{DS} > 0\text{ V}$），汲極端 $pn$ 接面處於逆向偏壓，僅有微小之逆向漏電流，元件維持截止（Cut-off）狀態。
• 表面空乏與反轉層形成（$0 < V_{GS} < V_T$ 至 $V_{GS} \ge V_T$）： 當閘極施加正偏壓（$V_{GS} > 0\text{ V}$）時，正電場排斥氧化層下方的電洞，使介面半導體表面留下帶負電的受體游離雜質離子，形成空乏區。 當 $V_{GS}$ 持續增加至超過臨界電壓 $V_T$（$V_T > 0\text{ V}$）時，表面電位使能帶向下劇烈彎曲，引致表面電子濃度超越電洞濃度，形成強烈反轉層（Strong Inversion Layer）。此 $n$ 型反轉層在源極與汲極間架起連續的導電通道。
• 電流傳導與調控（$V_{GS} > V_T$ 且 $V_{DS} > 0\text{ V}$）： 電子受橫向電場驅動由源極經由反轉通道流向汲極，形成汲極電流 $I_D$。
• 當 $V_{DS} < V_{GS} - V_T$ 時，元件操作於三極管區（線性區），通道呈現電阻特性： $I_D = \mu_n C_{ox} \frac{W}{L} \left[(V_{GS} - V_T)V_{DS} - \frac{1}{2}V_{DS}^2\right]$
• 當 $V_{DS} \ge V_{GS} - V_T$ 時，汲極端通道電壓降至 $V_T$，通道在汲極端發生夾止（Pinch-off），電流趨於飽和： $I_D = \frac{1}{2} \mu_n C_{ox} \frac{W}{L} (V_{GS} - V_T)^2$

二、空乏型 $n$ 通道 MOSFET（Depletion-mode NMOS）

1. 元件結構剖面圖

空乏型 NMOS 的基底結構與增強型相同，最大差別在於製造時利用離子植入技術，在閘極氧化層下方的 $p$ 型基板表面預先摻雜一層淺 $n$ 型薄層，將源極與汲極的 $n^+$ 區實體連通，形成一條冶金通道（Implanted $n$-channel）。

核心觀念

本題評量半導體製程中摻雜技術（Doping Techniques）​與平面製程（Planar Process）​之核心原理。

在已知為 $n$ 型矽基板（其背景施體摻雜濃度為 $N_d$）上製作 $pn$ 二極體接面，基本物理原則為：必須在基板特定區域引入受體雜質（Acceptor Impurity，週期表第 III 族元素，如硼 $\text{B}$ 或氟化硼 $\text{BF}_2$），使局部區域之受體濃度 $N_a$ 大於背景施體濃度 $N_d$（即淨摻雜濃度 $N_a - N_d > 0$）。

冶金接面深度（Metallurgical Junction Depth, $x_j$）定義為受體濃度與基板背景施體濃度相等處： $N_a(x_j) = N_d$

在微電子工業中，實現此局部摻雜以形成 $pn$ 接面的兩種主流方法為：

1. 熱擴散法（Thermal Diffusion）：高溫熱能驅動之化學／固態擴散機制。
2. 離子植入法（Ion Implantation）：高能電場加速離子撞擊之物理轟擊機制，輔以熱退火活化。

解題方法

一、在 $n$ 型基板上製作 $pn$ 接面的兩種方法

1. 熱擴散法（Thermal Diffusion）

• 基本原理： 利用高溫環境（通常約 $900^\circ\text{C} \sim 1150^\circ\text{C}$）提供雜質原子足夠之熱能量，促使其越過晶格位能障礙，藉由空缺（Vacancy）或間隙（Interstitial）機制向基板內部由高濃度處往低濃度處遷移，符合菲克擴散定律（Fick's Laws）： $J = -D \frac{\partial N}{\partial x}$ 其中擴散係數 $D = D_0 \exp\left(-\frac{E_a}{kT}\right)$。
• 製作步驟：

1. 表面遮罩：在 $n$ 型矽基板上成長二氧化矽（$\text{SiO}_2$）薄膜，經微影（Photolithography）與蝕刻技術開出欲形成 $p$ 型區之圖形視窗。
2. 預析步驟（Predeposition）：將晶圓置於石英爐管中，通入 $p$ 型雜質源氣體（如液態源 $\text{BBr}_3$ 經載流氣體帶入，或固態源 $\text{BN}$）。在高溫下雜質沉積於基板表面並擴散進入淺層，維持固溶度極限之恆定表面濃度（Constant Surface Source），其雜質分佈呈現互補誤差函數（Complementary Error Function）： $N_a(x, t_1) = N_s \operatorname{erfc}\left(\frac{x}{2\sqrt{D_1 t_1}}\right)$
3. 驅入步驟（Drive-in）：關閉雜質源，在高溫氧化環境下進行二次高溫推進，使雜質向深處擴散並在表面生成保護氧化層。此階段為定總量擴散（Limited Source），雜質分佈趨近高斯分佈（Gaussian Distribution）： $N_a(x, t_2) = \frac{Q}{\sqrt{\pi D_2 t_2}} \exp\left(-\frac{x^2}{4D_2 t_2}\right)$
4. 當雜質推進至 $N_a(x_j) = N_d$ 時，即確立 $pn$ 冶金接面深度 $x_j$。

2. 離子植入法（Ion Implantation）

• 基本原理： 在真空環境中，將含硼氣體（如 $\text{BF}_3$）解離電離為正離子（$\text{B}^+$ 或 $\text{BF}_2^+$），經磁場質量分析儀分離出純淨離子束，藉由數十至數百千電子伏特（$\text{keV}$）之高壓靜電場加速，使高動能離子直接物理射入 $n$ 型矽基板特定深度。
• 製作步驟：

1. 圖形化遮罩：在 $n$ 型矽基板表面利用光阻（PR）或薄氧化層作為阻擋遮罩，暴露出 $pn$ 接面預定區域。
2. 離子束撞擊植入：精準控制離子束流（Beam Current）與加速能量，離子穿透暴露表面射入矽晶格中。植入後的雜質分佈呈近似高斯分佈： $N_a(x) = \frac{\Phi}{\sqrt{2\pi} \Delta R_p} \exp\left(-\frac{(x - R_p)^2}{2\Delta R_p^2}\right)$ 其中 $\Phi$ 為植入劑量（Dose, $\text{atoms/cm}^2$），$R_p$ 為投影射程（Projected Range），$\Delta R_p$ 為射程離散度（Projected Straggle）。

核心觀念

本題評量半導體材料與前段製程的核心技術——絕緣層覆矽（Silicon on Insulator, SOI）晶圓之製造技術。

1. SOI 結構定義： SOI 晶圓由三層結構組成：

• 頂層矽（Top Silicon / Active Layer）：元件製作的單晶矽薄膜（厚度由數十奈米至數微米不等）。
• 埋入式氧化層（Buried Oxide, BOX）：中間的二氧化矽（$\text{SiO}_2$）絕緣層，提供元件與基板之間的電氣隔離。
• 承載基板（Handle Wafer / Substrate）：底層支撐用的厚矽晶圓。

2. 物理與化學原理：

• 深層離子佈植與相變：利用高能量、高劑量離子（如 $^{16}\text{O}^+$）植入矽基板內部，經高溫退火化學合成化學計量比（stoichiometric）之 $\text{SiO}_2$ 絕緣相。
• 親水性晶圓直接接合（Hydrophilic Direct Wafer Bonding）：利用表面矽醇基（$\text{Si-OH}$）在室溫下形成凡得瓦力／氫鍵，再經熱退火轉化為強固的共價鍵（$\text{Si-O-Si}$）： $\text{Si-OH} + \text{HO-Si} \xrightarrow{\Delta} \text{Si-O-Si} + \text{H}_2\text{O}$
• 氫離子誘導剝離（Hydrogen-induced Exfoliation / Smart Cut™）：利用高劑量氫離子在特定深度產生晶格損傷微裂紋（micro-cavities/platelets），受熱時內部分子氣體壓力增加，促使薄膜整片機械剝離。

解題方法

在申論題中，回答 SOI 的製作方式必須切入最主流、命題委員最常閱卷採計的兩大商業製程：SIMOX 法與Smart Cut™（晶圓接合剝離）法，並輔以傳統的 BESOI 法 補充完整度。

方法一：SIMOX（Separation by IMplantation of OXygen，氧離子佈植隔離法）

• 基本原理：透過極高劑量的氧離子直接佈植進入單晶矽內部，隨後以接近矽熔點的超高溫進行長時間退火，使氧與矽原位反應生成 BOX 層。
• 製作步驟：

1. 離子佈植：將單晶矽晶圓置於專用大電流佈植機中，通入氧離子（$^{16}\text{O}^+$），佈植能量約 $150 \sim 200\text{ keV}$，劑量高達 $1 \times 10^{17} \sim 2 \times 10^{18}\text{ cm}^{-2}$。為防止頂層矽在重劑量碰撞下完全非晶化，晶圓在佈植過程中通常需預熱加溫（約 $500 \sim 600^\circ\text{C}$）以維持動態結晶。
2. 高溫退火（Annealing）：放入高溫爐管，在約 $1300 \sim 1350^\circ\text{C}$ 的高溫（混合少量氧氣的氮氣或氬氣氛圍）下退火數小時至數十小時。高溫驅使內部的氧原子與矽原子結合聚合成平整且連續的 $\text{SiO}_2$ 薄膜（BOX），同時修復頂層矽晶圓之晶格缺陷，回復其單晶特性。

方法二：Smart Cut™ / 晶圓接合與裂片法（Bonding and Hydrogen-induced Exfoliation）

• 基本原理：目前產業界製造超薄頂層矽（FD-SOI）最具成本競爭力且品質最佳之主流技術。結合了親水性晶圓接合與氫離子植入引起的熱應力裂片技術。
• 製作步驟：

1. 熱氧化（Thermal Oxidation）：將第一片單晶矽晶圓（施體晶圓，Donor/Seed Wafer）進行高溫熱氧化，在其表面生長預定厚度的優質熱氧化層（$\text{SiO}_2$），作為未來的 BOX。
2. 氫離子佈植（$\text{H}^+$ Implantation）：穿過氧化層將高劑量氫離子（$\text{H}^+$ 或 $\text{H}_2^+$，劑量約 $5 \times 10^{16}\text{ cm}^{-2}$）佈植入矽晶圓內部特定深度，該深度即決定未來頂層矽薄膜的厚度。
3. 表面清洗與親水性接合（Wafer Bonding）：經表面活化後，將施體晶圓與第二片未經佈植的純矽晶圓（承載晶圓，Handle Wafer）於室溫下進行直接親水接合。
4. 中溫裂片（Cleaving / Exfoliation）：送入爐管進行中溫加熱（約 $400 \sim 600^\circ\text{C}$）。佈植深度的微裂縫因氫氣積聚膨脹、熱應力連鎖延伸而平整斷裂，大部分的施體基板被完整剝離，留下氧化層與極薄的一層單晶矽緊密黏合於承載晶圓上。

核心觀念

本題考查發光二極體（Light-Emitting Diode, LED）之半導體物理特性、理想 $p$-$n$ 接面二極體方程式（Shockley Diode Equation）以及實際非理想效應（Non-ideal Effects）與修正模型。

1. 理想狀況：LED 本質上為順向偏壓操作之 $p$-$n$ 同質或異質接面。理想狀態下假設：

• 空乏區內無載子產生（Generation）與復合（Recombination）。
• 低階注入（Low-level Injection）條件成立。
• 中性區（Neutral region）無電阻，即無視串聯電阻（$R_s = 0$）。
• 接面絕緣良好，無視邊界漏電流與並聯分流（$R_{sh} \to \infty$）。
• 溫度維持定值，無視焦耳熱造成的接面溫度上升。

2. 實際狀況與修正：實際元件在不同偏壓範圍與操作電流下，會受到空間電荷區復合、高階注入、體電阻／接觸電阻、表面漏電及接面自發熱影響，必須引入理想因子（Ideality Factor, $\eta$）、寄生電阻參數（$R_s, R_{sh}$）​及熱效應修正。

解題方法

一、理想 $I$-$V$ 關係式

理想 $p$-$n$ 接面 LED 在順向偏壓 $V$ 下，電流完全由少數載子於中性區的擴散（Diffusion）與隨後的輻射復合所決定，其理想電流-電壓（$I$-$V$）關係式為 Shockley 理想二極體方程式：

$I = I_0 \left[ \exp\left( \frac{qV}{k_B T} \right) - 1 \right]$

各物理量定義如下：

• $I$：通過二極體的總電流（$\text{A}$）。
• $V$：外加端電壓（$\text{V}$），順向偏壓時 $V > 0$。
• $I_0$：逆向飽和電流（Reverse Saturation Current），表示為： $I_0 = q A \left( \frac{D_n n_{p0}}{L_n} + \frac{D_p p_{n0}}{L_p} \right)$ 其中 $A$ 為接面截面積，$D_n, D_p$ 分別為電子與電洞的擴散係數，$L_n, L_p$ 為擴散長度，$n_{p0}, p_{n0}$ 為熱平衡時的少數載子濃度。
• $q$：基本電荷電量（$1.602 \times 10^{-19}\text{ C}$）。
• $k_B$：波茲曼常數（$1.381 \times 10^{-23}\text{ J/K}$）。
• $T$：絕對溫度（$\text{K}$）。
• $V_t = \frac{k_B T}{q}$：熱電壓（Thermal Voltage），常溫（$300\text{ K}$）下約為 $25.9\text{ mV}$。

在正常順向發光偏壓下，$V \gg V_t$，式中的 $-1$ 可忽略，簡化為： $I \approx I_0 \exp\left( \frac{qV}{k_B T} \right)$

二、影響因素與修正方式

實際 LED 元件的 $I$-$V$ 特性會顯著偏離理想曲線，主要受以下五項物理機制影響與修正：

1. 空乏區載子復合（Depletion Region Recombination）

• 影響機制：在低順向偏壓下，注入的少數載子尚不足以跨越位障時，空乏區內藉由深層缺陷能階進行的非輻射 Shockley-Read-Hall（SRH）復合電流佔主導地位，使電流隨電壓上升的斜率減緩。
• 修正方式：引入理想因子（Ideality Factor）$\eta$（或記作 $n$）： $I = I_0 \left[ \exp\left( \frac{qV}{\eta k_B T} \right) - 1 \right]$
• 中等偏壓（擴散電流為主）：$\eta \approx 1$。
• 低偏壓（空乏區 SRH 復合為主）：$\eta \approx 2$。
• 更精確的模型可拆為擴散項與復合項的線性疊加： $I = I_{0,\text{diff}} \left[ \exp\left(\frac{qV}{k_B T}\right) - 1 \right] + I_{0,\text{rec}} \left[ \exp\left(\frac{qV}{2k_B T}\right) - 1 \right]$

2. 串聯電阻效應（Series Resistance, $R_s$）

• 影響機制：在大電流操作時，半導體中性區（Bulk region）的體電阻、金屬-半導體接觸面（Ohmic contacts）的接觸電阻無法忽略。端電壓 $V$ 會有一部分降落在串聯電阻 $R_s$ 上，導致實際落在 $p$-$n$ 接面上的有效電壓降為 $V_j = V - I R_s$。
• 修正方式：將電壓項 $V$ 替換為有效接面電壓 $(V - I R_s)$： $I = I_0 \left[ \exp\left( \frac{q(V - I R_s)}{\eta k_B T} \right) - 1 \right]$ 在大電流區，$\ln(I)$-$V$ 曲線會由指數增加轉為受歐姆定律限制的線性斜率。

3. 並聯分流電阻效應（Shunt Resistance, $R_{sh}$）