107 高普考普通考試 電子工程 電子學概要 考古題詳解

核心觀念

1. 二極體定電壓降模型（Constant-Voltage-Drop Model, CVD）：

• 導通時（Forward-Biased）：端電壓固定為 $V_{D,\mathrm{on}} = 0.7\ \mathrm{V}$，內阻 $r_D = 0\ \Omega$。
• 截止時（Reverse-Biased）：視為開路（Open Circuit），通過電流 $i_D = 0\ \mathrm{A}$。

2. 雙向二極體截波／限位電路（Diode Limiter / Clipper）：

• 電路由輸入電壓源 $V_i$、串聯電阻 $R_1$ 以及兩組並聯的二極體偏壓支路構成。
• 利用二極體的單向導電特性，配合直流偏壓源 $V_{B1}$ 與 $V_{B2}$，設定正向與負向之導通臨界轉折電壓（Threshold Voltages）。

3. 分段線性分析法（Piecewise Linear Analysis）：

• 依據二極體的導通與截止狀態，將電壓變化劃分為三個線性工作區間，並利用克希荷夫電壓定律（KVL）與歐姆定律（Ohm's Law）計算流經電阻之電流方程式： $i = \frac{V_i - V_A}{R_1}$ 其中 $V_A$ 為電阻與二極體網路相接之節點電位。

解題方法

若原卷附圖因掃描解析度使接線細部未臻明確，缺漏二極體方向與偏壓源極性標示，依公職考試命題常態與規範，合理設定電路為標準對稱型雙向截波架構：輸入電壓 $V_i$ 經串聯電阻 $R_1$ 連接至節點 $A$；正向截波支路由二極體 $D_1$（陽極接節點 $A$、陰極接偏壓源正極）與偏壓源 $V_{B1} = 2\ \mathrm{V}$（負極接地）串聯；負向截波支路由二極體 $D_2$（陰極接節點 $A$、陽極接偏壓源負極）與偏壓源 $V_{B2} = 1\ \mathrm{V}$（正極接地，即陽極維持 $-1\ \mathrm{V}$ 參考電位）串聯。

定義流經電阻 $R_1$ 的電流 $i$ 之參考方向為「由輸入端 $V_i$ 流入節點 $A$」。

步驟一：分析各二極體導通之門檻條件與轉折點

1. $D_1$ 導通條件（正向截波轉折點）：

• 當節點電位 $V_A$ 欲超過 $V_{B1} + V_{D,\mathrm{on}}$ 時，$D_1$ 轉為導通。
• 正向轉折電壓： $V_{TH1} = V_{B1} + V_{D,\mathrm{on}} = 2\ \mathrm{V} + 0.7\ \mathrm{V} = 2.7\ \mathrm{V}$

2. $D_2$ 導通條件（負向截波轉折點）：

• 偏壓源 $V_{B2}$ 使 $D_2$ 陽極處於 $-V_{B2} = -1\ \mathrm{V}$。當節點電位 $V_A$ 欲低於 $-V_{B2} - V_{D,\mathrm{on}}$ 時，$D_2$ 轉為導通。
• 負向轉折電壓： $V_{TH2} = -V_{B2} - V_{D,\mathrm{on}} = -1\ \mathrm{V} - 0.7\ \mathrm{V} = -1.7\ \mathrm{V}$

步驟二：分區間推導電流方程式

依據 $V_i$ 在 $[-5\ \mathrm{V}, +5\ \mathrm{V}]$ 之變化，分為三個運作區間：

1. 截止區（$-1.7\ \mathrm{V} \le V_i \le 2.7\ \mathrm{V}$）：

• 此時 $D_1$ 與 $D_2$ 皆處於逆向偏壓而截止（OFF）。
• 二極體支路均為開路，節點 $A$ 無任何直流洩放路徑，電流無法流動： $i = 0\ \mathrm{mA}$
• 電阻兩端無壓降，節點電位隨輸入電壓跟隨：$V_A = V_i$。

2. 正向導通區（$2.7\ \mathrm{V} < V_i \le 5\ \mathrm{V}$）：

• 當 $V_i > 2.7\ \mathrm{V}$ 時，$D_1$ 導通（ON），$D_2$ 維持截止（OFF）。
• 節點 $A$ 被箝位在固定電位： $V_A = V_{B1} + V_{D,\mathrm{on}} = 2.7\ \mathrm{V}$
• 流經電阻 $R_1$ 之電流為： $i = \frac{V_i - V_A}{R_1} = \frac{V_i - 2.7\ \mathrm{V}}{1\ \mathrm{k}\Omega} = (V_i - 2.7)\ \mathrm{mA}$
• 在端點 $V_i = +5\ \mathrm{V}$ 時： $i(5\ \mathrm{V}) = \frac{5 - 2.7}{1\ \mathrm{k}\Omega} = 2.3\ \mathrm{mA}$

核心觀念

1. 電路組態辨識： 輸入訊號 $V_i$ 由電晶體 $M_1$ 的閘極（Gate）輸入，輸出訊號 $V_o$ 取自源極（Source），汲極（Drain）經由電阻 $R_D$ 連接至直流偏壓 $V_{DD}$。此電路組態為共汲極放大器（Common-Drain Amplifier），亦即源極隨耦器（Source Follower）。

2. 汲極電阻 $R_D$ 不影響增益的特性： 題目載明「忽略通道調變效應」，即通道長度調變參數 $\lambda = 0$，電晶體小訊號輸出電阻 $r_o = \infty$；且電路未提及基體效應（Body Effect），視為 $g_{mb} = 0$。在此條件下，相依電流源受控於閘-源極小訊號電壓 $v_{gs}$，汲極端的交流電壓變化不會對源極電路產生回饋反作用。因此，汲極端所接的電阻 $R_D$ 完全不影響小訊號電壓增益 $\dfrac{V_o}{V_i}$，題意標示「電阻 $R_D$ 未知」為標準的觀念性測試。

3. 源極隨耦器之電壓增益公式： $A_v = \frac{V_o}{V_i} = \frac{g_m R_1}{1 + g_m R_1} = \frac{R_1}{\frac{1}{g_m} + R_1}$

解題方法

1. 建立小訊號等效電路：

• 直流偏壓電源 $V_{DD}$ 交流接地。
• 閘極電位為輸入交流訊號：$v_g = V_i$。
• 源極電位為輸出交流訊號：$v_s = V_o$。
• 閘-源極小訊號跨壓：$v_{gs} = v_g - v_s = V_i - V_o$。
• 電晶體產生之小訊號汲極電流受控電流源：$i_d = g_m v_{gs}$，方向由汲極流向源極。
• 由於 $r_o \to \infty$（開路），源極節點僅連接受控電流源與負載電阻 $R_1$。

2. 在源極（輸出節點 $V_o$）套用克希荷夫電流定律（KCL）： 流入源極節點的電流必等於流出源極節點的電流： $g_m v_{gs} = \frac{V_o}{R_1}$

3. 代入推導電壓增益： 將 $v_{gs} = V_i - V_o$ 代入上式： $g_m (V_i - V_o) = \frac{V_o}{R_1}$ 展開並移項整理： $g_m V_i = V_o \left( g_m + \frac{1}{R_1} \right) = V_o \left( \frac{1 + g_m R_1}{R_1} \right)$

核心觀念

本題考核理想運算放大器（Ideal Operational Amplifier, Op-Amp）之線性電路分析，核心架構為具 T 型回授網路的反相放大器（Inverting Amplifier with T-Network Feedback）。涉及之核心觀念與公式如下：

1. 理想運算放大器特性：

• 輸入阻抗無限大（$R_{in,op} \to \infty$）：輸入端不抽汲電流，即反相輸入端與非反相輸入端電流 $I_- = I_+ = 0\text{ A}$。
• 開迴路電壓增益無限大（$A_{ol} \to \infty$）：在負回授穩定工作下，兩輸入端產生虛擬短路（Virtual Short），即 $V_- = V_+$。
• 因非反相端直接接地（$V_+ = 0\text{ V}$），反相輸入端形成虛擬接地（Virtual Ground）： $V_- = 0\text{ V}$

2. 輸入電阻定義：

• 電路的輸入電阻定義為由輸入信號源看入的等效電阻：$R_{in} = \frac{V_i}{I_i}$，其中 $I_i$ 為信號源提供的輸入電流。

3. 電壓增益定義：

• 電壓增益為輸出電壓與輸入電壓之比值：$A_v = \frac{V_o}{V_i}$。

電路拓樸說明（合理假設）： 依命題規範與公職命題慣例，本電路標準配置為：

• 輸入電壓 $V_i$ 經電阻 $R_1$ 接至反相輸入端（$-$）。
• 非反相輸入端（$+$）接地。
• 回授路徑由 $R_2$、$R_3$、$R_4$ 組成 T 型網路：電阻 $R_2$ 跨於反相端（$-$）與內部節點 $V_x$ 之間；電阻 $R_3$ 跨於節點 $V_x$ 與接地端之間；電阻 $R_4$ 跨於節點 $V_x$ 與輸出端 $V_o$ 之間。

解題方法

（一）求輸入電阻 $R_{in}$

1. 確立反相端電壓： 運算放大器工作於負回授狀態，兩輸入端電壓相等： $V_- = V_+ = 0\text{ V}$
2. 求輸入電流 $I_i$： 輸入電壓源 $V_i$ 經由電阻 $R_1$ 連接至電位為 $0\text{ V}$ 的虛擬接地點，故由信號源流出的輸入電流為： $I_i = \frac{V_i - V_-}{R_1} = \frac{V_i - 0}{R_1} = \frac{V_i}{R_1}$
3. 計算輸入電阻： 根據輸入電阻定義： $R_{in} = \frac{V_i}{I_i} = \frac{V_i}{\frac{V_i}{R_1}} = R_1$

（二）求電壓增益 $A_v = \frac{V_o}{V_i}$

1. 求節點電壓 $V_x$： 因理想運算放大器內部輸入阻抗無限大，$I_- = 0\text{ A}$，故輸入電流 $I_i$ 全數流經電阻 $R_2$ 抵達內部節點 $V_x$： $I_{R2} = I_i = \frac{V_i}{R_1}$ 由反相端（$V_- = 0\text{ V}$）流向節點 $V_x$ 之跨壓關係為： $V_- - V_x = I_{R2} \cdot R_2 \implies 0 - V_x = \left(\frac{V_i}{R_1}\right) R_2$ 整理可得節點電壓 $V_x$： $V_x = -\frac{R_2}{R_1} V_i$

2. 對節點 $V_x$ 應用克希荷夫電流定律（KCL）： 流入節點 $V_x$ 之電流總和等於流出節點 $V_x$ 之電流總和。

• 流入電流：$I_{R2} = \frac{V_i}{R_1}$
• 流經 $R_3$ 流向接地端之電流： $I_{R3} = \frac{V_x - 0}{R_3} = \frac{V_x}{R_3} = -\frac{R_2}{R_1 R_3} V_i$
• 流經 $R_4$ 流向輸出端 $V_o$ 之電流： $I_{R4} = \frac{V_x - V_o}{R_4}$ 由 KCL 列式： $I_{R2} = I_{R3} + I_{R4} \implies I_{R4} = I_{R2} - I_{R3}$ 將 $I_{R2}$ 與 $I_{R3}$ 代入： $I_{R4} = \frac{V_i}{R_1} - \left(-\frac{R_2}{R_1 R_3} V_i\right) = \frac{V_i}{R_1} \left(1 + \frac{R_2}{R_3}\right)$

3. 推導輸出電壓 $V_o$ 與電壓增益： 由歐姆定律表示輸出電壓： $V_o = V_x - I_{R4} \cdot R_4$ 將 $V_x$ 與 $I_{R4}$ 代入：

核心觀念

本題評量雙載子接面電晶體（BJT）疊接差動放大器（Cascode Differential Amplifier）​的交流小訊號分析能力，涉及以下核心觀念與定義：

1. 差動半電路（Differential Half-Circuit）分析法：

• 當輸入純差模訊號時，利用電路的對稱性，尾端共射極節點為交流虛接地（Virtual Ground）。
• 疊接電晶體（Cascode stage）為共基極（CB）組態，其小訊號電流增益約為 $\alpha \approx 1$。
• 射極退化（Emitter Degeneration）電阻 $R_E$ 會降低電路的有效轉導，單端差模電壓增益公式為： $A_d = \left|\frac{v_o}{v_{id}}\right| = \frac{1}{2} \frac{g_m R_C}{1 + g_m R_E} = \frac{\alpha^2 R_C}{2(r_e + R_E)}$ （若輸出定義為雙端差動輸出 $V_{od}$，則增益為單端輸出的 2 倍）。

2. 共模半電路（Common-Mode Half-Circuit）分析法：

• 當輸入共模訊號時，尾端電流源在半電路中呈現 $2 R_{EE}$ 的對地交流阻抗。
• 理想電流源之小訊號內阻 $R_{EE} \to \infty$，故共模射極阻抗無窮大，共模電流無法流通，共模電壓增益必為 0。

解題方法

一、電路架構與元件參數整理

本電路為典型的 BJT 疊接差動對：

• 輸入級：$Q_1$、$Q_2$ 組成共射極（CE）差動輸入對，射極各接退化電阻 $R_E = 100\ \Omega$，兩者共同接至理想尾端電流源 $I_E$。
• 疊接級：$Q_3$、$Q_4$ 為共基極（CB）組態，基極接直流固定偏壓（小訊號交流接地），射極分別串接至 $Q_1$、$Q_2$ 的集極，集極各接負載電阻 $R_C = 500\ \Omega$ 至直流電源 $V_{CC}$。
• 基本參數：
• 轉導 $g_m = 10\ \mathrm{mA/V} = 0.01\ \mathrm{A/V}$
• 電流增益 $\beta = 100 \implies \alpha = \frac{\beta}{\beta + 1} = \frac{100}{101} \approx 0.9901$
• 射極動態電阻： $r_e = \frac{\alpha}{g_m} = \frac{100}{101 \times 0.01} = \frac{10000}{101} \approx 99.01\ \Omega \quad (\text{工程近似：} r_e \approx \frac{1}{g_m} = 100\ \Omega)$

二、小題（一）差模電壓增益（$A_d$）推導與計算

1. 差模激勵與虛接地： 設差模輸入為 $v_{id} = V_{i1} - V_{i2}$，則對稱輸入為 $V_{i1} = +\frac{v_{id}}{2}$，$V_{i2} = -\frac{v_{id}}{2}$。 因電路完全對稱，兩 $R_E$ 連接理想電流源之節點電壓不變，為小訊號虛接地（Virtual Ground）。

2. 交流小訊號信號電流推導： 以輸入端 $Q_2$ 半電路為例，射極小訊號交流電流為： $i_{e2} = \frac{-v_{id}/2}{r_e + R_E}$ $Q_2$ 之集極小訊號信號電流為： $i_{c2} = \alpha i_{e2} = -\frac{\alpha}{r_e + R_E} \frac{v_{id}}{2}$ 此電流注入共基極電晶體 $Q_4$ 的射極。因 $Q_4$ 交流基極接地，其集極電流為： $i_{c4} = \alpha_4 (-i_{c2}) = \frac{\alpha^2}{r_e + R_E} \frac{v_{id}}{2} \approx \frac{g_m}{1 + g_m R_E} \frac{v_{id}}{2}$

3. 輸出電壓與電壓增益計算： 輸出電壓 $V_o$ 取自 $Q_4$ 集極（單端輸出）：

核心觀念

1. CMOS 邏輯電路架構： 標準靜態 CMOS 邏輯閘由兩部分互補網路組成：

• 上拉網路（Pull-Up Network, PUN）：由 PMOS 電晶體組成，接於電源電壓 $V_{DD}$ 與輸出端 $Y$ 之間。PMOS 為低電位導通（輸入為 $0$ 時導通），負責在特定輸入組合下將輸出拉至高電位 $V_{DD}$（邏輯 $1$）。
• 下拉網路（Pull-Down Network, PDN）：由 NMOS 電晶體組成，接於輸出端 $Y$ 與接地端 $GND$ 之間。NMOS 為高電位導通（輸入為 $1$ 時導通），負責在互補的輸入組合下將輸出拉至低電位 $GND$（邏輯 $0$）。

2. 對偶互補原理（Duality Principle）： PUN 與 PDN 的拓撲結構存在對偶關係：

• PMOS 並聯（Parallel） $\iff$ NMOS 串聯（Series）
• PMOS 串聯（Series） $\iff$ NMOS 並聯（Parallel）

3. 布林代數與狄摩根定理（De Morgan's Laws）：

• $\overline{X + Y} = \overline{X} \cdot \overline{Y}$
• $\overline{X \cdot Y} = \overline{X} + \overline{Y}$
• 下拉網路導通函數為 $f_{PDN}$，當 $f_{PDN} = 1$ 時輸出為低電位，因此 CMOS 輸出函數為 $Y = \overline{f_{PDN}}$。

解題方法

步驟一：分析已知 PMOS 電路（PUN）的拓撲結構

觀察原題 PMOS 電路圖：

1. 電路共有兩個並聯於 $V_{DD}$ 與輸出端之間的主要支路：

• 支路 1：僅含 PMOS 電晶體 $A$。
• 支路 2：由 PMOS 電晶體 $B$ 與下方「電晶體 $C$ 及 $D$ 的並聯對」相互串聯組成。

2. 支路 2 內部結構：

• 電晶體 $C$ 與 $D$ 為並聯連接（兩者源極接在一起、汲極接在一起）。
• 電晶體 $B$ 與 $(C \parallel D)$ 為串聯連接。

3. 整體 PUN 結構為： $\text{PUN} = A \parallel [B \text{ 串聯 } (C \parallel D)]$

步驟二：依對偶原理推導 NMOS 電路（PDN）的拓撲結構

利用「並聯變串聯、串聯變並聯」的互補對偶規則：

1. PMOS 中「支路 1（$A$）」與「支路 2」為並聯： $\implies$ NMOS 中電晶體 $A$ 與對偶支路 2 必須為串聯。
2. PMOS 支路 2 中「電晶體 $B$」與「$(C \parallel D)$」為串聯： $\implies$ NMOS 中電晶體 $B$ 與對偶組合必須為並聯。
3. PMOS 中「電晶體 $C$」與「電晶體 $D$」為並聯： $\implies$ NMOS 中電晶體 $C$ 與電晶體 $D$ 必須為串聯。

由此得到 NMOS 下拉網路的完整拓撲結構：

• 電晶體 $C$ 與 $D$ 串聯。
• 電晶體 $B$ 與 $(C \text{ 串聯 } D)$ 並聯。
• 電晶體 $A$ 與上述並聯結構 $[B \parallel (C \text{ 串聯 } D)]$ 串聯，連接於輸出端 $Y$ 與接地端 $GND$ 之間。

步驟三：繪製 NMOS 電路圖

NMOS 下拉網路連接方式如下圖所示（標示輸入訊號 $A, B, C, D$、輸出端 $Y$ 及接地端 $GND$）：

 輸出端 (Output Y)
 |
 +---+
 | |
 A o-------| | NMOS A
 | |
 +---+
 |
 +-----------+-----------+
 | |
 +---+ +---+
 | | | |
 B o---| | NMOS B C o---| | NMOS C
 | | | |
 +---+ +---+
 | |
 | +---+
 | | |
 | D o---| | NMOS D
 | | |
 | +---+
 | |
 +-----------+-----------+
 |
 GND (接地)

註：由於 NMOS A 與並聯區塊為串聯關係，NMOS A 置於輸出端側或置於接地端側，在邏輯功能上完全等價。

步驟四：求解此電路的布林函數關係

1. 由 NMOS 下拉網路（PDN）推導： NMOS 在輸入為高電位（邏輯 $1$）時導通。

• 串聯對應邏輯 AND（$\cdot$），並聯對應邏輯 OR（$+$）。
• 下拉網路導通的條件為：