115 高普考高考三級 電子工程 半導體工程 考古題詳解

115 年・高普考・高考三級・電子工程
試題代碼 半導體工程

第 一 題25 分

在室溫 300 K300\ \mathrm{K} 時，摻雜雜質完全解離的情況下，若在某矽半導體試片中僅摻雜濃度等於 NDN_D 的施體。請回答以下子題：

(一) 若此試片中的電子濃度與電洞濃度分別以 nn 與 pp 表示，以及本質載子濃度以 nin_i 表示。請用數學式子分別表示此矽半導體之電中性（charge neutrality）與質量作用定律（mass-action law），並說明其意義？（10 分）

(二) 如果此試片中的電洞濃度等於 5×103 cm−35\times10^3\ \mathrm{cm}^{-3}、5×109 cm−35\times10^9\ \mathrm{cm}^{-3} 或 1.5×1010 cm−31.5\times10^{10}\ \mathrm{cm}^{-3}，試計算摻雜濃度 NDN_D 分別等於多少？已知電子電荷 q=1.6×10−19 Cq=1.6\times10^{-19}\ \mathrm{C} 與本質載子濃度 ni=1.5×1010 cm−3n_i=1.5\times10^{10}\ \mathrm{cm}^{-3}。（15 分）

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核心觀念

本題考查半導體的電中性條件與質量作用定律。試片只有施體摻雜，且施體完全解離，因此正電荷來自施體離子 ND+N_D^+，負電荷來自電子；在熱平衡下，電子與電洞濃度並滿足質量作用定律。

電中性條件為

n=p+ND+n = p + N_D^+

施體完全解離時 ND+=NDN_D^+=N_D，故

n=p+NDn=p+N_D

此式表示半導體內總正電荷與總負電荷相等。對本題的施體摻雜試片，施體離子與電洞提供正電荷，電子提供負電荷。

質量作用定律為

np=ni2np=n_i^2

此式表示熱平衡下電子濃度與電洞濃度的乘積等於本質載子濃度的平方；在固定溫度下，nin_i 為定值。

解題方法

已知電洞濃度 pp 與 nin_i，先由質量作用定律求電子濃度：

n=ni2pn=\frac{n_i^2}{p}

再代入電中性條件 ND=n−pN_D=n-p，即可求出施體濃度。電子電荷 qq 不影響載子濃度與摻雜濃度的求解；若計算電荷密度，才會用到 qq。

  1. 當 p=5×103 cm−3p=5\times10^3\ \mathrm{cm}^{-3}：
n=(1.5×1010)25×103=2.25×10205×103=4.5×1016 cm−3n=\frac{(1.5\times10^{10})^2}{5\times10^3} =\frac{2.25\times10^{20}}{5\times10^3} =4.5\times10^{16}\ \mathrm{cm}^{-3} ND=n−p=4.5×1016−5×103≈4.5×1016 cm−3N_D=n-p =4.5\times10^{16}-5\times10^3 \approx 4.5\times10^{16}\ \mathrm{cm}^{-3}
  1. 當 p=5×109 cm−3p=5\times10^9\ \mathrm{cm}^{-3}：
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第 二 題25 分

在室溫 300 K300\ \mathrm{K} 時，電子的擴散係數 Dn=35 cm2/sD_n=35\ \mathrm{cm}^2/\mathrm{s} 與遷移率 μn=1350 cm2/(V⋅s)\mu_n=1350\ \mathrm{cm}^2/(\mathrm{V}\cdot\mathrm{s})。考慮某 nn 型矽半導體在 x≥0x\geq0 處的電子濃度分布可表示為

n(x)=5×1015e−x/Ln cm−3n(x)=5\times10^{15}e^{-x/L_n}\ \mathrm{cm}^{-3}

其中 Ln=2×10−3 cmL_n=2\times10^{-3}\ \mathrm{cm}。另外，在此半導體還存在一個 +x+x 方向的固定電場 E=150 V/cmE=150\ \mathrm{V/cm}。已知電子電荷 q=1.6×10−19 Cq=1.6\times10^{-19}\ \mathrm{C}；波茲曼常數 k=8.62×10−5 eV/Kk=8.62\times10^{-5}\ \mathrm{eV/K}；本質載子濃度 ni=1.5×1010 cm−3n_i=1.5\times10^{10}\ \mathrm{cm}^{-3}。請回答以下子題：

(一) 寫出愛因斯坦關係式（Einstein relation），及說明此關係式之物理意義？（5 分）

(二) 計算在 x=0x=0 處電子的漂移電流密度（drift current density）大小？（10 分）

(三) 計算在 x=0x=0 處電子的擴散電流密度（diffusion current density）大小？（10 分）

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核心觀念

本題考查半導體中的愛因斯坦關係式，以及電子的漂移電流與擴散電流。電場造成載子定向移動，形成漂移電流；載子濃度不均則造成載子擴散，形成擴散電流。電子帶負電，因此電子漂移方向與電場方向相反；電子擴散電流方向則與電子的擴散方向相反。

(一) 愛因斯坦關係式與物理意義

在熱平衡條件下，載子的擴散係數與遷移率滿足愛因斯坦關係式：

Dnμn=kTq\frac{D_n}{\mu_n}=\frac{kT}{q}

其中 DnD_n 為電子擴散係數，μn\mu_n 為電子遷移率，kk 為波茲曼常數，TT 為絕對溫度，qq 為基本電荷量。對電子與電洞，此關係分別為

Dnμn=kTq,Dpμp=kTq.\frac{D_n}{\mu_n}=\frac{kT}{q}, \qquad \frac{D_p}{\mu_p}=\frac{kT}{q}.

物理上，遷移率描述載子受電場作用時的漂移能力，擴散係數描述載子因濃度梯度而擴散的能力；愛因斯坦關係式表示兩者由載子的熱能尺度 kTkT 聯繫。室溫 300 K300\ \mathrm{K} 時，熱電壓約為

kTq=(8.62×10−5 eV/K)(300 K)1 eV/q≈0.0259 V.\frac{kT}{q} = \frac{(8.62\times10^{-5}\ \mathrm{eV/K})(300\ \mathrm{K})} {1\ \mathrm{eV}/q} \approx 0.0259\ \mathrm{V}.

(二) x=0x=0 處電子漂移電流密度大小

電子漂移電流密度為

Jn,drift=qnμnE.J_{n,\mathrm{drift}}=q n\mu_n E.

題目給定電場沿 +x+x 方向，電子漂移速度沿 −x-x 方向；但電子電荷為負，故電子漂移電流方向沿 +x+x。題目要求大小，代入 x=0x=0 的電子濃度即可：

n(0)=5×1015 cm−3.n(0)=5\times10^{15}\ \mathrm{cm}^{-3}. ∣Jn,drift(0)∣=q n(0) μn E=(1.6×10−19)(5×1015)(1350)(150)=162 A/cm2.\begin{aligned} \left|J_{n,\mathrm{drift}}(0)\right| &=q\,n(0)\,\mu_n\,E\\ &=(1.6\times10^{-19}) (5\times10^{15}) (1350) (150)\\ &=162\ \mathrm{A/cm^2}. \end{aligned}

單位可由 qnq n 的電荷密度乘上遷移率與電場所得，為 A/cm2\mathrm{A/cm^2}。

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第 三 題25 分

溫度等於 300 K300\ \mathrm{K} 時，考慮一個矽的 pnpn 陡接面二極體，其 pp 型區的摻雜濃度 NA=1017 cm−3N_A=10^{17}\ \mathrm{cm}^{-3}，與 nn 型區的摻雜濃度 ND=1016 cm−3N_D=10^{16}\ \mathrm{cm}^{-3}。已知電子電荷 q=1.6×10−19 Cq=1.6\times10^{-19}\ \mathrm{C}；熱電壓 kT/q=0.026 VkT/q=0.026\ \mathrm{V}；本質載子濃度 ni=1.5×1010 cm−3n_i=1.5\times10^{10}\ \mathrm{cm}^{-3}；ε0=8.854×10−14 F/cm\varepsilon_0=8.854\times10^{-14}\ \mathrm{F/cm}；εSiO2=3.9ε0\varepsilon_{\mathrm{SiO_2}}=3.9\varepsilon_0；εSi=11.7ε0\varepsilon_{\mathrm{Si}}=11.7\varepsilon_0。請回答以下兩子題：

(一) 無外加偏壓時，計算此 pnpn 二極體之內建電位、空乏區寬度與最大內建電場？（15 分）

(二) 逆向偏壓 1 V1\ \mathrm{V} 時，計算此 pnpn 二極體之電子能障與接面電容？（10 分）

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核心觀念

此題考查突變（陡接）pnpn 接面的熱平衡內建電位、空乏區近似，以及逆向偏壓下的能障與接面電容。

熱平衡時，內建電位為

Vbi=kTqln⁡(NANDni2)V_{bi}=\frac{kT}{q}\ln\left(\frac{N_A N_D}{n_i^2}\right)

空乏區內的總寬度與最大電場分別為

W=2εSiq(1NA+1ND)VW=\sqrt{\frac{2\varepsilon_{\mathrm{Si}}}{q} \left(\frac{1}{N_A}+\frac{1}{N_D}\right)V} Emax⁡=2VWE_{\max}=\frac{2V}{W}

其中零偏壓時 V=VbiV=V_{bi}；施加逆向偏壓 VRV_R 時，空乏區承受的總電位為 V=Vbi+VRV=V_{bi}+V_R。接面電容需由空乏區電荷對電壓的變化求得；若未提供接面面積，能計算的是單位面積電容。

解題方法與計算

(一) 零偏壓的內建電位、空乏區寬度與最大電場

先計算內建電位：

Vbi=0.026ln⁡((1017)(1016)(1.5×1010)2)=0.026ln⁡(4.444×1012)≈0.757 V\begin{aligned} V_{bi} &=0.026\ln\left( \frac{(10^{17})(10^{16})}{(1.5\times10^{10})^2} \right)\\ &=0.026\ln(4.444\times10^{12})\\ &\approx 0.757\ \mathrm{V} \end{aligned}

矽的介電常數為

εSi=11.7ε0=11.7(8.854×10−14)=1.036×10−12 F/cm\varepsilon_{\mathrm{Si}}=11.7\varepsilon_0 =11.7(8.854\times10^{-14}) =1.036\times10^{-12}\ \mathrm{F/cm}

代入空乏區寬度公式：

W0=2(1.036×10−12)1.6×10−19(11017+11016)(0.757)≈3.28×10−5 cm=0.328 μm\begin{aligned} W_0 &=\sqrt{\frac{2(1.036\times10^{-12})}{1.6\times10^{-19}} \left(\frac{1}{10^{17}}+\frac{1}{10^{16}}\right)(0.757)}\\ &\approx 3.28\times10^{-5}\ \mathrm{cm}\\ &=0.328\ \mathrm{\mu m} \end{aligned}

空乏區兩側的寬度由電中性條件 NAxp=NDxnN_Ax_p=N_Dx_n 決定，因此

xp=NDNA+NDW0≈0.0298 μmx_p=\frac{N_D}{N_A+N_D}W_0\approx 0.0298\ \mathrm{\mu m} xn=NANA+NDW0≈0.298 μmx_n=\frac{N_A}{N_A+N_D}W_0\approx 0.298\ \mathrm{\mu m}

較輕摻雜的 nn 區承受較寬的空乏區。最大內建電場為

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第 四 題25 分

現代半導體的先進 CMOS 製程技術中會有許多道離子佈植步驟，請回答以下與離子佈植製程相關之兩子題：

(一) 說明通道效應（channeling effect）的成因以及通道效應對離子佈植製程的影響，並指出一種製程上可改善的方法。（10 分）

(二) 請就一 nn 型 MOSFET 元件中的 LDD（lightly doped drain）、halo 與 APT（anti-punch through）等三項離子佈植步驟，說明其主要目的與植入雜質型式（nn 型、pp 型或均可）。（15 分）

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核心觀念

離子佈植時，晶圓中的晶格原子排列會形成特定方向的「通道」。當入射離子方向與晶體的主要晶軸或晶面接近平行時，離子較少直接撞擊晶格原子，會沿著通道深入材料，形成通道效應（channeling effect）。

本題另考 n 型 MOSFET 的三種佈植：LDD、halo 與 APT。判斷雜質型式時，先看它們要調整的是哪個區域：LDD 延伸汲極採與汲極相同的型別；halo 與 APT 則在 nMOS 的 p 型基體或井區中補強 p 型摻雜。

解題方法

第一小題依序說明「晶格方向排列如何造成通道效應」、「它使佈植分布產生什麼改變」，再提出一項能避免離子沿通道前進的製程方法。

第二小題逐項回答「主要目的」與「雜質型式」，並以 nMOS 的汲極為 n 型、通道周圍基體或井區為 p 型作為判斷基準。

（一）通道效應

**成因：**晶體內的原子沿特定方向規則排列。若佈植離子的入射方向過度對準晶軸或晶面，離子便較少與晶格原子碰撞，而能沿著晶格間隙向深處移動。

**對製程的影響：**離子實際植入深度可能大於依一般佈植條件預期的投影射程，並在深處形成濃度尾端。這會使摻雜分布不易控制，造成接面過深、深層摻雜不均或元件特性偏離設計值。

改善方法：將晶圓相對於離子束採用傾斜角佈植，使入射方向避開主要晶軸及晶面，可降低離子進入通道的機率。其他方法包括先以非晶化佈植破壞局部晶格排列，或使用屏蔽氧化層。

（二）n 型 MOSFET 的 LDD、halo 與 APT

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