107 高普考高考二級 電子工程 電子元件 考古題詳解

核心觀念

本題考查半導體元件物理中 $pn$ 接面二極體（$pn$ Junction Diode） 的核心傳輸理論，由淺入深檢驗考生對經典「蕭克萊理想二極體模型（Shockley Ideal Diode Model）」之基本假設及其邊界失效條件的理解程度：

1. 準中性區（Quasi-Neutral Region, QNR）之物理意義： 在空乏區（空間電荷區，SCR）之外的半導體塊體（Bulk），過剩載子濃度小於平衡多數載子濃度（低注入條件，Low-Level Injection, LLI）。藉由極短的介電弛豫時間（Dielectric Relaxation Time），使得局域淨電荷密度極小（$\rho \approx 0$），內部近乎無電場（$\mathcal{E} \approx 0$），少數載子傳輸完全由「擴散作用」支配。
2. 非中性條件（如高注入效應、強電場或大電流）之耦合方程式： 當打破準中性假設時，電中性條件與零電場近似失效，電荷分佈與內部電場強烈耦合。分析時必須聯立求解半導體基本控制方程式組（Semiconductor Basic Equations / Drift-Diffusion Model），包含泊松方程式、電子與電洞的漂移－擴散電流方程式及連續方程式；或透過雙極性傳輸（Ambipolar Transport）理論與數值疊代法（如 Gummel 法、Newton-Raphson 法）求得電流－電壓（$I$-$V$）特性。

解題方法

(一) 準中性區（Quasi-Neutral Region, QNR）之特性說明

在分析順向偏壓 $pn$ 接面的經典 Shockley 模型中，空間電荷局限在空乏區內，空乏區邊界外側至金屬接點之區域即為準中性區（$p$ 型側中性區與 $n$ 型側中性區）。該區域具備以下關鍵物理特性：

1. 淨電荷密度近乎為零（局域電中性條件）： 區域內的總電荷密度滿足： $\rho = q(p - n + N_D^+ - N_A^-) \approx 0$ 當空乏區注入非平衡少數載子（如 $n$ 區注入過剩電洞 $\Delta p_n$）時，多數載子（電子）會在半導體的介電弛豫時間（$\tau_d = \varepsilon / \sigma \sim 10^{-12}\text{ s}$）內迅速重分配，維持 $\Delta n \approx \Delta p$。因淨電荷極小但非絕對為零，故稱為「準（Quasi-）」中性。

2. 內部電場微弱（零電場近似）與外加偏壓降極小： 由一維泊松方程式（Poisson's Equation）： $\frac{d\mathcal{E}}{dx} = \frac{\rho}{\varepsilon_s} \approx 0 \implies \mathcal{E}(x) \approx 0$ 在低注入條件下，準中性區內的漂移電壓降（歐姆壓降 $IR_{bulk}$）遠小於空乏區內之電位障變化，因此外加順偏電壓 $V_A$ 可視為全數降落在空乏區兩端（$V_j \approx V_A$）。

3. 少數載子傳輸完全由擴散（Diffusion）支配： 因準中性區內 $\mathcal{E} \approx 0$，少數載子的漂移電流可忽略不計，其傳輸完全由載子濃度梯度產生的擴散電流所構成： $J_{p}(x) \approx -q D_p \frac{d(\Delta p_n)}{dx} \quad (n\text{ 區})$ $J_{n}(x) \approx q D_n \frac{d(\Delta n_p)}{dx} \quad (p\text{ 區})$

4. 少數載子分佈遵循一維定態擴散方程式： 在低注入與定態條件下，連續方程式簡化為少數載子擴散方程式： $D_p \frac{d^2 \Delta p_n}{dx^2} - \frac{\Delta p_n}{\tau_p} = 0$ 以長基區（Long-Base）二極體為例，過剩少數載子呈指數衰減： $\Delta p_n(x) = \Delta p_n(x_n) \exp\left(-\frac{x - x_n}{L_p}\right)$ 其中 $L_p = \sqrt{D_p \tau_p}$ 為電洞擴散長度。

5. 總電流守恆與電流成分轉換： 在準中性區內，總電流 $J = J_n(x) + J_p(x)$ 為常數。少數載子擴散電流因複合隨深入中性區而衰減，衰減的部分則由高濃度的多數載子所產生之微弱漂移電流（由微小但非零的殘留電場驅動）精確補足。

(二) 若不假設上述區域為中性區時的順偏 $I$-$V$ 特性分析方法

若不假設為準中性區（例如元件操作於高注入條件 High-Level Injection, HLI、大電流密度、超短基區或強電場環境），電荷分佈不再自發維持中性（$\rho \neq 0$），且歐姆壓降與漂移效應顯著，分析方法須循下列架構進行：

1. 建立自洽的半導體基本控制方程式組（Drift-Diffusion Model）

必須在元件全域（包含原空乏區與塊體區）同時聯立求解五大基本非線性偏微分方程式，不再區分空乏區邊界與中性區：

• 泊松方程式（Poisson's Equation）： $\frac{d^2 \psi}{dx^2} = -\frac{d\mathcal{E}}{dx} = -\frac{q}{\varepsilon_s} \left[ p(x) - n(x) + N_D^+(x) - N_A^-(x) \right]$
• 載子電流密度方程式（包含漂移與擴散兩項）： $J_n(x) = q n(x) \mu_n \mathcal{E}(x) + q D_n \frac{dn(x)}{dx}$ $J_p(x) = q p(x) \mu_p \mathcal{E}(x) - q D_p \frac{dp(x)}{dx}$
• 定態連續方程式（Continuity Equations）： $\frac{1}{q} \frac{dJ_n}{dx} = U(n, p) - G$

核心觀念

本題的核心考點為雙擴散雙極性接面電晶體（Double-Diffused BJT）的「漸變基極（Graded Base）」物理機制及其對元件交直流特性的全面影響。

在傳統均勻摻雜基極中，少數載子主要依靠「濃度差」進行擴散傳輸；而在雙擴散製程中，由於雜質擴散分佈的物理特性，受體雜質濃度 $N_a(x)$ 呈現由射極端（高濃度）向集極端（低濃度）遞減的分佈（即 $\frac{dN_a(x)}{dx} < 0$）。此非均勻分佈會在基極內部建立內建電場（Built-in Electric Field，又稱輔助電場 Aiding Field），將傳輸機制轉化為「漂移與擴散並存」，進而深刻改變 BJT 的高頻響應、電流增益、接面電容、基極電阻與崩潰特性。

解題方法

分析此類「摻雜濃度分佈對元件特性的影響」題型，應從微觀物理機制（內建電場推導）​切入，進而推導至宏觀電氣參數（頻率響應、增益、電阻、電容、耐壓）：

1. 內建輔助電場（Aiding Electric Field）的建立

在熱平衡（或低注入條件）下，基極內的多數載子（電洞）淨電流密度必須為零： $J_p = q p \mu_p \mathcal{E}_{bi} - q D_p \frac{dp}{dx} = 0$

由於完全游離條件下 $p(x) \approx N_a(x)$，且由圖可知 $\frac{dN_a(x)}{dx} < 0$（由射極向集極遞減），可得基極內建電場： $\mathcal{E}_{bi} = \frac{D_p}{\mu_p} \frac{1}{p(x)} \frac{dp(x)}{dx} = \frac{kT}{q} \frac{1}{N_a(x)} \frac{dN_a(x)}{dx}$

• 電場方向：因 $\frac{dN_a(x)}{dx} < 0$，求得 $\mathcal{E}_{bi} < 0$，表示電場方向由集極指向射極（$-x$ 方向）。
• 電子受力方向：自射極注入基極的少數載子為電子（帶負電 $-q$），其受電場力為 $F = (-q)\mathcal{E}_{bi} > 0$（指向 $+x$ 方向，即朝向集極）。
• 結論：此電場為「加速電場（加速輔助電場）」，驅使電子快速漂移跨越基極。

2. 基極渡越時間（Transit Time）縮短與截止頻率（$f_T$）提升

• 渡越時間 $\tau_B$：在均勻摻雜基極中，電子純靠擴散前進，渡越時間為 $\tau_{B0} = \frac{W_B^2}{2 D_n}$（其中 $W_B$ 為中性基極寬度）。在漸變基極中，由於漂移輔助，渡越時間大幅縮減為： $\tau_B = \frac{W_B^2}{2 D_n} \cdot \eta \quad (\text{其中修正因子 } \eta < 1)$
• 單位增益截止頻率 $f_T$： $f_T \approx \frac{1}{2\pi (\tau_E + \tau_B + \tau_C)}$ $\tau_B$ 的大幅縮短使得 $f_T$ 顯著提升，大幅改善 BJT 的高頻與射頻操作性能。

3. 基極傳輸因子（$\alpha_T$）與共射極電流增益（$\beta$）提升

• 基極傳輸因子表示為 $\alpha_T \approx 1 - \frac{\tau_B}{\tau_n}$（$\tau_n$ 為電子在基極的復合壽命）。
• 由於載子渡越基極的時間 $\tau_B$ 縮短，少數載子在基極中與多數載子電洞復合的機率降低，使得 $\alpha_T$ 更接近 1。
• 共射極電流增益 $\beta = \frac{\alpha_T \gamma}{1 - \alpha_T \gamma}$（$\gamma$ 為射極注入效率）因此獲得提升。

4. 集基極接面電容（$C_{jc}$）降低與米勒效應抑制

• 基極在靠近集極側的濃度 $N_a$ 相對較低，使得集基極（B-C）接面的空乏區變寬。

核心觀念

MOSFET 的臨限電壓（Threshold Voltage, $V_T$）在元件物理上的定義為「半導體表面達到強反轉（Strong Inversion）條件時所需的閘極電壓」（即表面電位 $\phi_s = 2\phi_F$）。

在實驗量測中，$V_T$ 無法直接透過電表讀取，必須藉由外加端電壓量測汲極電流 $I_D$，再依據物理方程式逆向萃取。題目給定了 MOSFET 在兩種不同工作區域的伏安特性（$I-V$ 關係式）：

1. 強反轉區（$V_{GS} > V_T$）：電流以漂移電流（Drift Current）為主，服從長通道漸變通道近似（Gradual Channel Approximation, GCA）：

• 線性區（Linear Region, $V_{DS} \ll V_{GS} - V_T$）： $I_D = \frac{W\mu_n C_{ox}}{L}\left[(V_{GS}-V_T)V_{DS} - \frac{1}{2}V_{DS}^2\right]$
• 飽和區（Saturation Region, $V_{DS} \ge V_{GS} - V_T$）： $I_{D,\text{sat}} = \frac{W\mu_n C_{ox}}{2L}(V_{GS}-V_T)^2$

2. 弱反轉／次臨界區（$V_{GS} < V_T$）：電流以擴散電流（Diffusion Current）為主，呈現指數上升特性： $I_D \propto \exp\left(\frac{eV_{GS}}{kT}\right) \times \left[1 - \exp\left(-\frac{eV_{DS}}{kT}\right)\right]$

利用上述物理機制，發展出不同區域與數學特性的 $V_T$ 萃取方法。

解題方法

本題要求列出四種以 $I-V$ 關係萃取 $V_T$ 的方法並說明之，以下針對各方法的偏壓條件、理論推導、作圖步驟與物理特點逐一說明：

方法一：線性區跨導外推法（Linear Extrapolation / Maximum $g_m$ Method）

• 操作條件：施加微小汲極電壓（例如 $V_{DS} = 50\text{ mV} \sim 100\text{ mV}$），確保元件操作在深線性區。
• 原理推導： 依題給公式，在深線性區（$V_{DS}^2 \ll 2(V_{GS}-V_T)V_{DS}$）時： $I_D \approx \frac{W\mu_n C_{ox} V_{DS}}{L} \left( V_{GS} - V_T - \frac{1}{2}V_{DS} \right)$ 對 $V_{GS}$ 微分求跨導（Transconductance, $g_m$）： $g_m = \frac{\partial I_D}{\partial V_{GS}} = \frac{W\mu_n C_{ox} V_{DS}}{L}$
• 萃取步驟：

1. 量測 $I_D - V_{GS}$ 轉移特性曲線，並對其微分求得 $g_m - V_{GS}$ 曲線。
2. 找出跨導最大值點 $g_{m,\max}$（此點可避開低 $V_{GS}$ 處的次臨界平滑過渡效應，以及高 $V_{GS}$ 下垂直電場引發的載子移動率減損與串聯電阻影響）。
3. 於 $I_D - V_{GS}$ 曲線中 $g_{m,\max}$ 所對應的座標點繪製切線，該切線與橫軸（$I_D = 0$）相交之閘極電壓截距記為 $V_{int}$。
4. 依據截距定義：$0 = g_{m,\max} \left( V_{int} - V_T - \frac{1}{2}V_{DS} \right)$，解得： $V_T = V_{int} - \frac{1}{2}V_{DS}$

方法二：飽和區平方根外推法（Saturation Region $\sqrt{I_D}$ Extrapolation Method）

• 操作條件：施加高汲極電壓（例如 $V_{DS} \ge V_{GS} - V_T$，通常固定於高電壓如 $V_{DD}$），使元件操作於飽和區。
• 原理推導： 在夾斷點（Pinch-off）處 $V_{DS} = V_{GS} - V_T$，代入題給公式化簡得飽和電流： $I_{D,\text{sat}} = \frac{W\mu_n C_{ox}}{2L}(V_{GS}-V_T)^2$ 兩邊開平方根： $\sqrt{I_{D,\text{sat}}} = \sqrt{\frac{W\mu_n C_{ox}}{2L}}(V_{GS}-V_T)$
• 萃取步驟：

1. 繪製 $\sqrt{I_D}$ 對 $V_{GS}$ 之關係圖。
2. 理論上 $\sqrt{I_D}$ 與 $V_{GS}$ 呈直線關係，對該曲線線性度最高段作切線外推。
3. 當外推切線延伸至 $\sqrt{I_D} = 0$ 時，橫軸之交點電壓即直接等於臨限電壓： $V_T = \left. V_{GS} \right|_{\sqrt{I_D} = 0}$

方法三：定電流法（Constant Current Method）

• 操作條件：固定汲極偏壓（可為線性區 $V_{DS} = 50\text{ mV}$ 或飽和區 $V_{DS} = V_{DD}$）。
• 原理推導： 當表面電位恰好達到強反轉臨界（$\phi_s = 2\phi_F$）時，反轉層載子濃度達到特徵濃度，單位寬長比（$W/L$）所流過的電流近似為一固定常數。
• 萃取步驟：

1. 工業界與學術界依製程標準預先定義一組標準化微小電流值 $I_{th}$，常用經驗公式為：

核心觀念

接面型場效電晶體（JFET）是利用閘極（Gate）與通道（Channel）形成的逆向偏壓 pn 接面，藉由調控空乏區（Depletion region）寬度以改變通道導電截面積的單極性元件。

當閘極逆向偏壓增加至兩側空乏區在通道中央完全相遇時，通道導電層閉合，此狀態稱為「夾斷」（Pinch-off）。

1. 內部夾斷電壓（Internal Pinch-off Voltage, $V_{po}$）： 指空乏區寬度恰好等於通道半厚度時，接面兩端所需的「總電位差」（含內建電位 $V_{bi}$ 與外加逆向偏壓）。依據半導體物理，一維對稱階梯狀接面（$p^+-n$ 或 $n^+-p$）的內部夾斷電壓定義為： $V_{po} = \frac{q N_D a^2}{2 \epsilon_s}$ 其中：

• $q$：基本電荷量（$1.6 \times 10^{-19}\text{ C}$）
• $N_D$：通道摻雜濃度（以 n 通道為例，若為 p 通道則為受體濃度 $N_A$）
• $a$：冶金接面至通道對稱中心的半厚度（通道半寬）
• $\epsilon_s$：半導體材料之介電常數（$\epsilon_s = \epsilon_r \epsilon_0$）

2. 外加截止/夾斷電壓（Pinch-off / Cut-off Gate Voltage, $V_P$ 或 $V_{GS(off)}$）： 在汲極與源極間無偏壓（$V_{DS} = 0\text{ V}$）下，使通道夾斷所需施加的外部閘極－源極電壓： $V_P = V_{GS(off)} = V_{bi} - V_{po}$ （對於 n 通道 JFET，$V_{po} > V_{bi}$，故 $V_{GS(off)}$ 為負值；其夾斷電壓量值 $|V_P| \approx V_{po} - V_{bi}$）。

解題方法

本題為 20 分的申論與元件設計題，解題切入點須從「卜瓦松方程式推導出夾斷電壓關係式」，進而依物理參數提出具體的「製程與結構設計手段」，並兼顧工程實務上的「特性折衷（Trade-offs）」。

步驟一：一維卜瓦松方程式推導夾斷電壓

考慮對稱型 n 通道 JFET，通道中央設為 $y = 0$，上下兩側 $p^+$ 閘極邊界位於 $y = \pm a$。 假設閘極摻雜遠大於通道摻雜（$N_A \gg N_D$），空乏區幾乎完全往 n 通道延伸。

在空乏區（$a - W \le |y| \le a$，其中 $W$ 為單側空乏區寬度）內建立一維卜瓦松方程式： $\frac{d^2 \phi}{dy^2} = -\frac{\rho(y)}{\epsilon_s} = -\frac{q N_D}{\epsilon_s}$

利用邊界條件：在空乏區內邊界 $y = a - W$ 處，電場為零，即： $\mathcal{E}(a - W) = -\left.\frac{d\phi}{dy}\right|_{y = a - W} = 0$

積分一次可得電場分佈： $\frac{d\phi}{dy} = \frac{q N_D}{\epsilon_s} [y - (a - W)]$

對電位再積分一次，求得單側接面的總電位降 $V_j$： $V_j = \int_{a - W}^{a} \frac{q N_D}{\epsilon_s} [y - (a - W)] \, dy = \frac{q N_D W^2}{2 \epsilon_s}$

當通道完全夾斷時，兩側空乏區在通道中心相接，即 $W = a$。此時接面總電位降即為內部夾斷電壓 $V_{po}$： $V_{po} = \frac{q N_D a^2}{2 \epsilon_s}$

步驟二：提高夾斷電壓之元件設計策略

由公式 $V_{po} = \frac{q N_D a^2}{2 \epsilon_s}$ 可知，欲「提高夾斷電壓」（即增大夾斷所需的電壓量值 $V_{po}$ 或 $|V_P|$），應針對以下物理參數進行設計：

1. 增加通道半厚度（Channel Half-thickness, $a$）

• 設計方式：在微影與磊晶（Epitaxy）或離子佈植（Ion Implantation）製程中，增加兩側閘極接面之間的物理間距，擴大通道深度。
• 物理機制：因為 $V_{po} \propto a^2$，夾斷電壓與通道厚度呈「平方正比」關係。這是最顯著且效率最高的調控手段。通道厚度增加一倍，夾斷電壓將提升為原來的四倍。

2. 提高通道摻雜濃度（Channel Doping Concentration, $N_D$ 或 $N_A$）

• 設計方式：提高通道離子佈植劑量（Dose），增加 n 通道之施體濃度 $N_D$（若為 p 通道則增加受體濃度 $N_A$）。
• 物理機制：因為 $V_{po} \propto N_D$，夾斷電壓與通道雜質濃度呈「線性正比」。通道內載子濃度越高，單位體積內的空間電荷密度越大，空乏區延伸相同深度所需建立的反向電位就越高。

核心觀念

本題評量對平面型金氧半場效電晶體（Planar $n$-MOSFET）微觀物理結構、各材料接觸交界面，以及半導體摻雜分佈所伴生之「寄生效應（Parasitic Effects）」的掌握度。

1. 結構組成與寄生效應成因：$n$-MOSFET 包含多晶矽／金屬閘極、閘極氧化層、高摻雜源／汲極擴散區（$n^+$）與 $p$ 型基底（$p$-substrate 或 $p$-well）。相鄰導電層間的介電質形成寄生電容；半導體擴散區與電極薄層產生寄生電阻；$n^+$ 區與 $p$-sub 接觸形成 $p$-$n$ 接面二極體；連續交錯的 $n^+$-$p$-$n^+$ 區域則形成寄生雙極性接面電晶體（BJT）。
2. 飽和區（Saturation Region）操作邊界：

• 偏壓條件：$V_{GS} > V_{TH}$（表面形成強反轉通道）、$V_{DS} \ge V_{GS} - V_{TH} = V_{DS,sat}$（汲極端通道夾止，Pinch-off）。
• 基底偏壓：基底端（Body）通常接至系統最低電位（即 $V_{SB} \ge 0$），使基底與源／汲極間的 $p$-$n$ 接面維持零偏或逆向偏壓。

解題方法

解析本題以「結構剖面映射法」切入，由淺至深拆解幾何交界面，將寄生元件明確區分為「被動元件（電容、電阻、二極體）」與「主動元件（雙極性電晶體）」，並緊扣題目所指定的「操作在飽和區」狀態逐一說明。

 Gate (G)
 |=======|
 C_ov,gs C_ov,gd
 +----+ +----+
Source | n+ | Channel | n+ | Drain (D)
 (S) +----+ (Pinch) +----+
 | p-sub |
 D_SB R_sub D_DB
 +------===-----+
 |
 Body (B)

一、寄生被動元件（Parasitic Passive Components）

1. 寄生電容（Parasitic Capacitances）

在飽和區操作時，閘極通道電荷重新分佈，電容特性與線性區有顯著差異：

• 閘極重疊與邊緣電容（Gate Overlap and Fringing Capacitances, $C_{ov,GS}$ 與 $C_{ov,GD}$）：
• 結構位置：源極與汲極 $n^+$ 區橫向擴散至閘極電極正下方之微小重疊區域，以及閘極側邊至擴散區表面之邊緣電力線路徑。
• 操作狀態：為純幾何結構電容，電容量固定，不受偏壓調變。在飽和區時，$C_{ov,GD}$ 即構成高頻小訊號模型中主要的閘汲反饋電容（米勒電容來源）。
• 閘極至通道內在電容（Gate-to-Channel Intrinsic Capacitance, $C_{gs}$ 與 $C_{gd}$）：
• 結構位置：閘極金屬（或多晶矽）、薄閘極氧化層與下方反轉層通道構成之 MOS 平行板電容。
• 操作狀態：因操作在飽和區，汲極端通道發生夾止（Pinch-off），反轉層通道向源極端傾斜聚集。內在電容分配為： $C_{gs,int} \approx \frac{2}{3} W L C_{ox}$ $C_{gd,int} \approx 0$ 故汲極端僅剩微小的重疊電容 $C_{ov,GD}$。
• 閘極至基底電容（Gate-to-Body Capacitance, $C_{gb}$）：
• 結構位置：閘極電極透過氧化層穿透至深層 $p$ 型基底。
• 操作狀態：在強反轉及飽和區下，導電反轉層通道對閘極電場具完全屏蔽效應，故 $C_{gb} \approx 0$。
• 源／汲極接面空乏電容（Junction Depletion Capacitances, $C_{sb}$ 與 $C_{db}$）：
• 結構位置：源極 $n^+$ 區底面及側壁與 $p$ 基底交界、汲極 $n^+$ 區底面及側壁與 $p$ 基底交界之空間電荷區（Space Charge Region）。
• 操作狀態：
• 源極–基底接面電容 $C_{sb}$：源極與基底間處於零偏（$V_{SB}=0$）或微逆偏，空乏區較窄，接面電容較大。
• 汲極–基底接面電容 $C_{db}$：因汲極維持較高電位（$V_{DB} = V_{DS} + V_{SB} \ge V_{DS,sat}$），處於強逆向偏壓狀態，空乏區明顯展寬，其電容值較小且隨逆偏電壓增加而遞減（遵循 $C_j \propto (1 + V_R / V_0)^{-m}$ 關係）。

2. 寄生電阻（Parasitic Resistances）

• 源極與汲極串聯電阻（Source/Drain Series Resistance, $R_S$ 與 $R_D$）：
• 結構位置：包含金屬接觸孔之接觸電阻（Contact Resistance）、金屬矽化物片電阻，以及源／汲極 $n^+$ 淺接面擴散區本體電阻。
• 操作狀態：當元件在飽和區導通汲極電流 $I_{D,sat}$ 時，工作電流流經此二電阻產生微小歐姆壓降，使有效閘源電壓降低（$V_{GS,eff} = V_{GS} - I_D R_S$），導致有效跨導 $g_m$ 與飽和電流些微退化。
• 基底體電阻（Substrate/Bulk Resistance, $R_{sub}$ 或 $R_B$）：
• 結構位置：通道下方空乏區邊界延伸至基底金屬接觸端（Body Contact）之間的 $p$ 型半導體體區。
• 操作狀態：正常飽和導通時，僅有微小之逆向漏電流流經；但若汲極電場引發「衝擊游離（Impact Ionization）」，產生的電洞注入基底流經 $R_{sub}$，會建立電位降。
• 多晶矽閘極電阻（Gate Resistance, $R_G$）：
• 結構位置：長條狀多晶矽電極自身的薄層電阻（Sheet Resistance）。
• 操作狀態：直流狀態下無電流（視為開路）；高頻交流操作時與閘極電容形成分散式 $RC$ 低通延遲網路。

3. 寄生二極體（Parasitic Diodes）

• 源極–基底二極體（Source-to-Body Diode, $D_{SB}$）：
• 結構位置：源極 $n^+$ 區（陰極）與 $p$ 基底（陽極）形成的冶金 $p$-$n$ 接面。
• 操作狀態：通常 $V_S \ge V_B$，處於零偏壓或逆向偏壓（截止狀態）。
• 汲極–基底二極體（Drain-to-Body Diode, $D_{DB}$）：
• 結構位置：汲極 $n^+$ 區（陰極）與 $p$ 基底（陽極）形成的冶金 $p$-$n$ 接面。