107 高普考高考二級 電子工程 積體電路技術 考古題詳解

核心觀念

本題評量深次微米（Deep Sub-micron）與奈米級 MOSFET 元件物理的核心課題：短通道效應（Short-Channel Effects, SCE）​的物理成因、次級效應汲極引發能障降低（Drain-Induced Barrier Lowering, DIBL）​的機制，以及元件縮小化（Scaling）過程中的製程與結構因應之道。

1. 短通道效應（SCE）的定義與成因： 傳統長通道 MOSFET 滿足「漸變通道近似」（Gradual Channel Approximation, GCA），通道電場主要由閘極垂直電場決定（一維靜電場問題）。當通道長度 $L$ 縮小至與源極/汲極接面空乏區寬度（$W_{dep}$ 或 $x_d$）可比擬時，源極與汲極的橫向電場開始顯著介入通道控制，靜電場演變為二維（2D）甚至三維分佈。此時閘極對通道載子的控制力減弱，引發一系列偏離理想特性的異常現象，統稱為短通道效應。

• 廣義的短通道效應包含：臨界電壓滾降（$V_{th}$ Roll-off）、汲極引發能障降低（DIBL）、夾止前穿（Punch-through）、載子速度飽和（Velocity Saturation）與移動率退化、熱載子效應（Hot-Carrier Effects, HCE）及次臨界擺幅劣化（Subthreshold Swing Degradation）。
• 臨界電壓縮小可用 Yau 的電荷分擔模型（Charge-Sharing Model）描述： $V_{th} = V_{FB} + 2\phi_B + \frac{Q'_{dep}}{C'_{ox}} \cdot f_{charge}$ 其中 $f_{charge} = 1 - \frac{x_j}{2L} \left[ \left(\sqrt{1 + \frac{2x_{dS}}{x_j}} - 1\right) + \left(\sqrt{1 + \frac{2x_{dD}}{x_j}} - 1\right) \right] < 1$，通道長度 $L$ 越小，空乏區梯形/三角形分擔比例越低，導致 $V_{th}$ 明顯下降。

2. 汲極引發能障降低（DIBL）的機制： 源極與通道之間存在電子傳輸的位能障壁（Potential Barrier）。在長通道下，此能障完全由閘極電壓 $V_{GS}$ 掌控；但在短通道元件中，汲極偏壓 $V_{DS}$ 產生的橫向電力線穿入通道近源極端，協助拉低了源極至通道的位能障。使得通道提早反轉、臨界電壓隨 $V_{DS}$ 上升而下降，並導致關態漏電流（$I_{off}$）巨幅增加。

• 數學量化定義： $\text{DIBL} = -\frac{\Delta V_{th}}{\Delta V_{DS}} = \frac{V_{th}(V_{DS,low}) - V_{th}(V_{DS,high})}{V_{DS,high} - V_{DS,low}} \quad (\text{單位通常為 mV/V})$

3. 微縮特性長度（Characteristic Length, $\lambda$）： 抑制短通道效應的關鍵在於使通道長度 $L > (3 \sim 5)\lambda$。二維電位分析下的典型特性長度表示為： $\lambda = \sqrt{\frac{\varepsilon_{si}}{\varepsilon_{ox}} t_{ox} x_j}$ 欲壓制 SCE，必須盡可能縮小 $\lambda$（降低等效氧化層厚度 $t_{ox}$、縮淺接面深度 $x_j$、或採用多閘極三維結構）。

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解題方法

回答本申論題時，應採取「物理定義 $\to$ 機制模型 $\to$ 實務抑制對策」的三段式架構：

1. 短通道效應（SCE）：先定義靜電場由 1D 轉為 2D 之本質，再條列說明主要徵狀（$V_{th}$ 滾降、Punch-through、速度飽和等）。
2. 汲極引發能障降低（DIBL）：由能帶/位能障視角切入，說明 $V_{DS}$ 對源極端能障的穿透與拉降作用，寫出 $V_{th}$ 隨 $V_{DS}$ 下降之定量關係式與對次臨界區漏電的危害。
3. 克服與抑制技術：從比例縮小規則（Scaling Theory）出發，分就「閘極介電層工程」、「摻雜與接面工程」、「通道與基板結構革新」三個面向層層遞進說明。

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選項分析

本題為公職考試專門題型之「申論問答題」，無客觀選項可供分析。答題關鍵在於能否具備系統性、列點清楚、名詞精準（使用台灣半導體工程規範術語），並輔以物理機制公式佐證，方能獲取評分委員之最高級距分數。

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解題技巧

1. 答題核心骨架（記憶口訣）：

• 簡述 SCE：「二維電場取代一維、閘極掌控力流失、臨界電壓滾降與漏電激增」。
• 簡述 DIBL：「汲極電場穿透源極、拉低能障、臨界電壓隨汲極偏壓下降（$\Delta V_{th} / \Delta V_{DS}$）」。
• 克服策略：「薄介電（High-k）、淺接面（USJ/LDD）、護城河（Halo/Pocket）、立體化（FinFET/GAA）」。

2. 高分陷阱提醒：

• 切忌只將 SCE 寫成「通道變短電流變大」，必須點出「二維場效應（2D Field Effect）」與「閘極失去主控權」。
• 討論對策時，不可只寫傳統的「減少 $t_{ox}$」，需指出當二氧化矽厚度小於 $1.2\text{ nm}$ 時會產生巨大直接量子穿隧漏電流，因而催生 High-k/Metal Gate（HKMG）技術；

核心觀念

本題旨在測驗先進積體電路元件物理中，深次微米（Deep Sub-micron）與奈米級 MOSFET 的寄生源極／汲極串接電阻（Parasitic Source/Drain Series Resistance, $R_{SD}$）之物理成因、劣化效應與製程改善技術。

1. 串接電阻定義： 在理想 MOSFET 中，端電壓全額降在通道兩端；但實際元件在金屬接觸孔、金屬矽化物、深接面擴散區、延伸區（LDD/Extension）及通道注入端均存在電阻，統稱為外加串接電阻 $R_{SD} = R_S + R_D$。
2. 元件效應：

• 負回授壓降效應：實質通道端電壓降低，有效閘源偏壓 $V_{GS,eff} = V_{GS} - I_D R_S$、有效汲源偏壓 $V_{DS,eff} = V_{DS} - I_D(R_S + R_D)$。
• 導通電流（$I_{on}$）與互導（Transconductance, $g_m$）劣化。
• 比例微縮阻礙：當閘極長度 $L_g$ 隨製程世代微縮時，真性通道電阻 $R_{ch} \propto L_g$ 等比例下降，若 $R_{SD}$ 未按比例縮小，其佔總導通電阻比例大幅提高，成為元件速度提升的主要瓶頸。

3. 對應製程與材料解法： 自我對準金屬矽化物（Salicide）、抬升型源極／汲極（Raised/Elevated Source/Drain, ESD/RSD）、超淺接面與高活性摻雜、接觸面能階障礙調控（Contact Resistivity Optimization）。

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解題方法

本題為典型申論題，答題架構應分為四大維度嚴謹鋪陳：

1. 物理機制拆解：將 $R_{SD}$ 分解為接觸電阻（$R_{co}$）、薄層擴散電阻（$R_{sh}$）、電流展開電阻（$R_{sp}$）與延伸區電阻（$R_{ext}$），展現清晰的物理圖像。
2. 影響推導：以公式推導外在跨導 $g_{m,ext}$ 受 $R_S$ 劣化的閉合形式（Closed-form expression），並分析 $I_{on}$ 與開關延遲 $\tau$ 的衝擊。
3. 製程技術對策：從材料（新穎矽化物）、結構（抬升式接面）與摻雜活化（先進退火）三方面提出工程改善方案。
4. 示意圖繪製：包含「剖面電阻分佈物理圖」與「元件等效電路圖」，以圖像化精準對應文字說明。

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選項分析

本題為公職國家考試高等考試二級之「申論計算與說明題」，非選擇題，故無個別選項之對錯分析。各子題之完整論證與評析直接呈現於下方【答案】中。

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解題技巧

1. 區分 $R_S$ 與 $R_D$ 的影響差異： 評分關鍵在於能否點出「$R_S$ 的危害遠大於 $R_D$」。$R_S$ 同時影響 $V_{GS}$（造成閘極控制力降低的自偏壓負回授）與 $V_{DS}$，而 $R_D$ 僅降低 $V_{DS}$（在飽和區時對汲極電流的直接負面衝擊相對有限）。
2. 電阻分解公式化： 繪製剖面圖時，將電阻路徑標記為： $R_S = R_{co} + R_{sh} + R_{sp} + R_{ext}$ 此結構化寫法是閱卷教授評予滿分的關鍵記號。
3. 公式推導簡潔有力： 直接推導小訊號等效電路下的 $g_{m,eff}$ 退化公式，可突顯應考者的電路與元件整合分析實力。

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【答案】

一、MOSFET 串接電阻之定義與物理組成

MOSFET 的串接電阻（Series Resistance, 記作 $R_{SD} = R_S + R_D$）是指載子由外加源極金屬端子流動至反轉通道，再由通道流出至汲極金屬端子過程中所遭遇的所有寄生無源電阻之總和。

物理剖面上，$R_S$ 與 $R_D$ 結構對稱，單邊串接電阻（以源極 $R_S$ 為例）主要由下列四個成分串聯而成： $R_S = R_{co} + R_{sh} + R_{sp} + R_{ext}$

1. 接觸電阻（Contact Resistance, $R_{co}$）： 金屬接觸插塞（Contact Plug）與矽化物（Silicide），以及矽化物與重摻雜矽接面處的蕭基障礙（Schottky Barrier）穿隧電阻，由比接觸電阻率（Specific Contact Resistivity, $\rho_c$）決定： $R_{co} \approx \frac{\sqrt{\rho_c R_{sh,silicide}}}{W} \coth\left(L_c \sqrt{\frac{R_{sh,silicide}}{\rho_c}}\right)$
2. 薄層電阻（Sheet Resistance, $R_{sh}$）： 電流水平流經重摻雜深源／汲極擴散區（Deep S/D Diffusion）時的體電阻。
3. 展開電阻（Spreading Resistance, $R_{sp}$）： 載子由厚度較厚的深擴散區收縮匯聚流入極薄的延伸區（Extension/LDD）時，因流線擠壓所產生的幾何展開電阻。
4. 延伸區薄層電阻（Extension Sheet Resistance, $R_{ext}$）： 載子流經閘極側壁間隙壁（Spacer）下方之淺接面延伸區（S/D Extension）所遭遇的電阻。

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二、串接電阻過大對元件特性的影響

1. 有效偏壓衰減與電流退化： 實際出現在真性（Intrinsic）通道兩端的電壓被寄生電阻分壓： $V_{GS,eff} = V_{GS} - I_D R_S$ $V_{DS,eff} = V_{DS} - I_D(R_S + R_D)$ 在飽和區，汲極電流表示為： $I_{D,sat} = \frac{1}{2}\mu_{eff} C_{ox} \frac{W}{L} (V_{GS} - I_D R_S - V_{th})^2$ $I_D R_S$ 在源極端形成負回授效應，造成閘極超越電壓（Overdrive Voltage）實質下滑，使開態導通電流（$I_{on}$）大幅下降。

核心觀念

本題旨在測驗先進積體電路技術從「平面結構（Planar）」邁向「立體三維結構（3D/Multi-Gate）」的物理成因、元件幾何與靜電控制原理。核心觀念包含：

1. 平面 MOSFET 的微縮極限與短通道效應（Short-Channel Effects, SCE）： 當通道長度 $L$ 縮小至幾十奈米以下，汲極電場會穿透至源極通道交界處，引發能障降低（Drain-Induced Barrier Lowering, DIBL）、臨界電壓滾降（$V_{th}$ Roll-off）、次臨界擺幅（Subthreshold Swing, $SS$）惡化及關態漏電流（$I_{off}$）暴增。
2. 元件特徵長度（Characteristic Length, $\lambda$）： 元件是否能有效抵抗短通道效應，取決於自然特徵長度 $\lambda$。一般要求閘極長度 $L_g \ge 3\lambda \sim 4\lambda$。

• 單閘極平面結構：$\lambda_1 \approx \sqrt{\frac{\varepsilon_{ch}}{\varepsilon_{ox}} t_{ch} t_{ox}}$
• 雙／三閘極（FinFET）：$\lambda_{3} \approx \sqrt{\frac{\varepsilon_{ch}}{3\varepsilon_{ox}} W_{fin} t_{ox}}$
• 全環繞閘極（GAA / Nanowire）：$\lambda_{GAA} \approx \sqrt{\frac{\varepsilon_{ch}}{4\varepsilon_{ox}} r_{nw}^2 \ln\left(1 + \frac{2t_{ox}}{r_{nw}}\right)}$ （其中 $\varepsilon_{ch}$ 與 $\varepsilon_{ox}$ 分別為矽通道與介電層的介電常數，$t_{ch}$ 為通道厚度，$t_{ox}$ 為氧化層厚度，$W_{fin}$ 為鰭片寬度，$r_{nw}$ 為奈米線半徑）。

3. 次臨界擺幅（Subthreshold Swing, $SS$）之改善： $SS = \left(\frac{d(\log_{10} I_D)}{dV_G}\right)^{-1} = (\ln 10) \cdot \frac{kT}{q} \left(1 + \frac{C_{dep}}{C_{ox}}\right)$ 在理想多閘極完全空乏（Fully Depleted）通道中，$C_{dep} \to 0$，次臨界擺幅可逼近室溫下的理論物理極限 $60\text{ mV/dec}$。
4. 垂直架構（Vertical Transport）之微縮優勢： 傳統元件傳輸方向為水平，接觸閘極間距（Contacted Poly Pitch, CPP）受限於水平微影線寬；垂直奈米線將通道轉為垂直方向，使閘極長度 $L_g$ 與晶片表面佔位面積（Footprint）解耦。

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解題方法

本題為高普考典型之申論與示意繪圖題，作答結構依序切入：

1. 「為什麼要用」：從物理極限（平面漏電與靜電控制崩潰）說明導入 FinFET 的必然性；再說明 FinFET 微縮至次 3nm 節點後的極限，進而導入 Nanowire（全環繞閘極 GAA 且採垂直配置）的必要性。
2. 「架構圖繪製」：分別繪出三維結構透視／剖面示意圖，清楚標註源極（Source, S）、汲極（Drain, D）、通道（Channel）、閘極氧化層（Gate Oxide/Dielectric）、閘極（Gate, G）及電流流向。
3. 「主要目的描述」：由靜電控制力、漏電流抑制、驅動電流密度與晶片微縮極限等四個構面系統化總結。

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選項分析

本題為申論與工程繪圖題，無選項。

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申論詳解與架構圖

一、為什麼要採用 FinFET 與 Nanowire MOSFET？

1. 採用 FinFET（鰭式場效電晶體）的原因：

• 克服平面元件漏電：傳統 Planar MOSFET 縮小至 20 nm 以下時，閘極僅從頂部單面控制通道，底部深層矽基板因遠離閘極，靜電控制力薄弱，形成嚴重的次表面漏電路徑（Subsurface Leakage Path）。
• 三面環繞控制：FinFET 將通道做成垂直突起的「薄鰭片（Fin）」，閘極跨覆在鰭片的「頂面」與「兩個側面」（Tri-gate）。極薄的鰭片寬度（$W_{fin}$）使通道呈現完全空乏（Fully Depleted），不需高濃度通道摻雜即可壓制 DIBL 與短通道效應，同時消除了雜質隨機擾動（Random Dopant Fluctuation, RDF）造成的臨界電壓漂移。

2. 採用垂直 Nanowire MOSFET（垂直奈米線場效電晶體）的原因：

• 究極的全環繞靜電控制（Gate-All-Around, GAA）：當製程推進至 sub-3nm，FinFET 的鰭片過高且過薄，導致底部角落仍有漏電風險，且縱橫比（Aspect Ratio）達到製程物理極限。Nanowire MOSFET 以閘極 $360^\circ$ 環繞柱狀通道，具備最低的自然特徵長度 $\lambda_{GAA}$，靜電控制能力為所有幾何架構之冠。
• 破除橫向微影面積瓶頸（面積解耦）：水平元件（含水平 FinFET/Nanosheet）的閘極長度 $L_g$、源極／汲極接觸點皆佔用晶圓水平表面積。垂直奈米線（Vertical Nanowire）將電流方向改為「垂直上下流動」，源極在下、汲極在上（或反之），使閘極長度 $L_g$ 僅取決於薄膜沉積厚度，不再受限於光刻微影的極限，大幅縮小單一電晶體覆蓋面積（Footprint），突破摩爾定律的密度極限。

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二、架構圖繪製

1. 鰭式場效電晶體（FinFET，Tri-gate 架構）

核心觀念

在積體電路（IC）製造中，元件隔離技術（Device Isolation Technology） 的主要目的為：防止相鄰主動元件（如 MOSFET、BJT）之間產生非預期的寄生導通通道（如寄生雙極性電晶體效應、寄生場效電晶體漏電）、避免雜訊耦合與閉鎖效應（Latch-up），並降低元件間的寄生電容。

依據半導體製程演進歷程，主流的三種隔離技術為：

1. PN 接面隔離（PN Junction Isolation）：早期雙極性（Bipolar）積體電路的主流技術，利用反向偏壓的 PN 接面產生空乏區阻斷電流。
2. 區域氧化隔離（LOCOS, Local Oxidation of Silicon）：微米（Micron）至次微米世代的主流技術，利用氮化矽作為遮罩進行選擇性熱氧化，長出厚場氧化層（Field Oxide, FOX）作為介電隔離。
3. 淺溝槽隔離（STI, Shallow Trench Isolation）：深次微米（$0.25\ \mu\text{m}$ 以下）至奈米世代先進 CMOS 製程的主流技術，藉由乾蝕刻在矽基板中挖出溝槽並填入介電質，再以化學機械研磨（CMP）平坦化，徹底消除橫向侵蝕問題。

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解題方法

本題為標準的觀念與製程繪圖申論題。答題切入點應依序說明三種技術的「隔離原理」、「關鍵製程步驟」及「剖面結構圖」，並分析其演進取代的技術原因。

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一、PN 接面隔離（PN Junction Isolation）

• 隔離原理： 在同一晶片上製作多個相鄰的 n 型磊晶島（n-epitaxial islands），並在各島之間擴散高濃度的 $p^+$ 隔離環（Isolation Ring）直達 p 型基板。電路操作時，將 p 型基板接至全晶片的最低電位（如 $V_{EE}$ 或 GND），使所有 n 區與周圍 p 區之間的 PN 接面恆處於「反向偏壓」狀態，利用反向接面的高電阻與寬空乏區達到電性隔離。
• 關鍵製程步驟：

1. 在 p 型矽基板（p-sub）上沈積 n 型磊晶層（n-epi）。
2. 微影定義隔離區，進行高濃度硼（B）的高溫深層擴散（$p^+$ isolation diffusion），貫穿磊晶層進入基板。
3. 形成多個各自被 $p^+$ 圍繞的獨立 n 型島，於島內製作雙極性電晶體。

• 剖面結構圖：

 [ 獨立主動島 A ] [ 隔離區 ] [ 獨立主動島 B ]
 (Collector 等) (接最低電位) (Collector 等)
 +-----------------------+------------------+-----------------------+
 | n-Epi | p+ 隔離 | n-Epi |
 | (n 型磊晶) | (深層擴散) | (n 型磊晶) |
 +-----------------------+------------------+-----------------------+
 | p-Sub (p 型矽基板) |
 +------------------------------------------------------------------+
 (外加反偏: 接最低電位)

• 優缺點與限制：
• 優點：製程簡單，無需沉積絕緣厚膜。
• 缺點：高溫熱擴散時間長造成橫向擴散過大，隔離間距動輒數微米，嚴重浪費晶片面積；且 PN 接面具有較大的寄生接面電容與接面漏電流。

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二、區域氧化隔離（LOCOS, Local Oxidation of Silicon）

• 隔離原理： 利用氮化矽（$Si_3N_4$）能有效阻擋氧氣與水氣擴散的物理特性，在欲保留為主動區（Active Area）的矽表面覆蓋氮化矽，其餘未受保護的場區（Field Region）暴露於高溫氧氣環境中進行熱氧化，生長出厚度約 $400 \sim 800\text{ nm}$ 的厚場氧化層（FOX）阻絕相鄰元件。
• 關鍵製程步驟：

1. 於矽基板表面熱氧化成長一層薄墊氧化層（Pad Oxide, $10 \sim 20\text{ nm}$），作為應力緩衝層。
2. 以 LPCVD 沉積氮化矽層（$Si_3N_4, 100 \sim 200\text{ nm}$）。
3. 微影與乾蝕刻去除隔離場區的 $Si_3N_4$。
4. 進行場區通道終止離子佈植（Channel-stop Implant, 防止寄生 MOS 導通）。
5. 進行高溫濕氧熱氧化（$950^\circ\text{C} \sim 1050^\circ\text{C}$），長成厚場氧化層（FOX）。
6. 利用熱磷酸（$H_3PO_4$）濕蝕刻剝除 $Si_3N_4$，保留 Pad Oxide 或重新成長閘極氧化層。

• 剖面結構圖：

 [主動區 Active] [鳥嘴] [場氧化層 FOX] [鳥嘴] [主動區 Active]
 +---------------+ . - - - . . - - - . +---------------+
 | Si3N4 (遮罩) | / \ / \ | Si3N4 (遮罩) |
 +---------------+ / \ / \ +---------------+
 | Pad Oxide 墊氧| / \ 厚場氧化層 / \ | Pad Oxide 墊氧|
 =======+---------------+===/ Bird's \============/ Bird's \==+---------------+=======
 矽基板 / Beak \ (SiO2) / Beak \ 矽基板
 (Si Substrate) +---------------------+--------+-------------------+ (Si Substrate)
 p+ 通道終止區 (Channel Stop)

• 優缺點與限制：
• 優點：介電崩潰電壓高、製程成熟穩定、相較於 PN 接面隔離顯著縮減面積。
• 缺點：

1. 鳥嘴效應（Bird's Beak Effect）：氧氣在氧化過程中從 $Si_3N_4$ 邊緣向墊氧化層側向擴散，造成橫向氧化物侵入主動區，縮小元件有效通道寬度（$W_{eff}$），限制了微縮極限（約在 $0.35\ \mu\text{m}$ 遭遇瓶頸）。
2. 表面高低起伏（Non-planar Topography）：場氧化層約有一半體積突出於原始矽表面，造成嚴重的拓撲落差，不利於後續微影曝光與金屬連線平坦化。

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核心觀念

本題考查深次微米／奈米級 CMOS 積體電路中低電源電壓（Low Power Supply, $V_{DD}$）運作之物理極限、效能權衡（Trade-off）與先進元件工程設計。核心涉及之定義與物理公式如下：

1. 動態功耗（Dynamic Power）： $P_{dyn} = \alpha \cdot C_L \cdot V_{DD}^2 \cdot f$ 其中 $\alpha$ 為切換活動率（Activity factor），$C_L$ 為負載電容，$V_{DD}$ 為電源電壓，$f$ 為操作頻率。
2. CMOS 傳遞延遲（Propagation Delay）（基於 $\alpha$-power 導通模型）： $\tau_d \propto \frac{C_L \cdot V_{DD}}{I_{on}} \approx \frac{C_L \cdot V_{DD}}{\mu C_{ox} \frac{W}{L} (V_{DD} - V_{th})^\alpha} \quad (1 \le \alpha \le 2)$ 其中 $V_{th}$ 為臨界電壓，過載電壓（Overdrive Voltage）為 $(V_{DD} - V_{th})$。
3. 靜態次臨界漏電（Subthreshold Leakage Power）： $P_{stat} = I_{sub} \cdot V_{DD} = \left[ I_0 \cdot 10^{\frac{V_{GS} - V_{th}}{S}} \left(1 - e^{-\frac{q V_{DS}}{k_B T}}\right) \right] \cdot V_{DD}$ 其中次臨界擺幅（Subthreshold Swing, $S$）定義為使汲極電流改變一個數量級所需之閘極電壓變化量： $S = \left(\frac{k_B T}{q} \ln 10\right) \left(1 + \frac{C_{dep}}{C_{ox}}\right)$ 室溫下理想平面元件之理論極限約為 $60\text{ mV/dec}$。

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解題方法

本題為申論問答題，需分層針對「低電源電壓之優點與原因」、「低電源電壓之缺點與原因」以及「元件層次之低功耗設計技術」展開系統性論述。

一、利用 LOW POWER SUPPLY 之優點與原因

1. 動態功率消耗呈平方比大幅降低：

• 原因：由 $P_{dyn} = \alpha C_L V_{DD}^2 f$ 可知，動態功耗與 $V_{DD}^2$ 成正比。降壓是降低數位邏輯切換能耗最直接且最具成效的手段。

2. 功耗延遲積（Power-Delay Product, PDP）顯著改善：

• 原因：$PDP = P_{dyn} \times \tau_d \propto C_L V_{DD}^2$，代表單次切換事件所消耗的總能量。調低 $V_{DD}$ 可大幅減少每次邏輯運算所需的焦耳數，大幅提升能效比（Energy Efficiency）。

3. 元件可靠度（Reliability）大幅提升：

• 原因：較低的電源電壓降低了閘極氧化層與通道夾斷區橫向／縱向電場強度，有效抑制熱載子注入（Hot Carrier Injection, HCI）、經時介電崩潰（Time-Dependent Dielectric Breakdown, TDDB）​以及金屬導線的電致遷移（Electromigration, EM），延長晶片壽命。

4. 散熱負擔與熱管理成本下降：

• 原因：單位面積發熱量（Power Density）減少，降低接面溫度（Junction Temperature），可簡化散熱片與封裝規格，降低系統熱失控（Thermal Runaway）風險。

二、利用 LOW POWER SUPPLY 之缺點與原因

1. 電路延遲劇增，最高工作頻率嚴重下降：

• 原因：電路速度由驅動電流決定。當 $V_{DD}$ 降低時，過載電壓 $(V_{DD} - V_{th})$ 急遽縮小，電晶體飽和導通電流 $I_{on}$ 大幅衰退。特別是當 $V_{DD}$ 逼近 $V_{th}$（近臨界／次臨界操作區）時，延遲 $\tau_d$ 會呈指數級竄升。

2. 雜訊邊界（Noise Margin）縮小，抗干擾能力減弱：

• 原因：高邏輯準位與低邏輯準位之間的電位差縮小，高雜訊邊界 $NM_H$ 與低雜訊邊界 $NM_L$ 隨 $V_{DD}$ 線性縮減，導致電路極易受到電源漣波（$IR$ drop、$\Delta I$ noise）、基板雜訊與相鄰導線串音（Crosstalk）之誤觸發。

3. 對製程變異（Process Variations）高度敏感：

• 原因：在低 $V_{DD}$ 下，電路延遲對電晶體參數極度敏感（$\partial \tau_d / \partial V_{th}$ 顯著放大）。隨機摻雜擾動（Random Dopant Fluctuation, RDF）或線寬粗糙度（LER）所引發的微小 $\Delta V_{th}$，將造成嚴重的時序抖動（Timing Jitter）、路徑延遲失配（Mismatch），並急遽惡化 SRAM 記憶胞的靜態雜訊邊界（SNM）導致讀寫失敗。

4. 臨界電壓取捨困境（$V_{th}$ Scaling Dilemma）：

• 原因：若為挽救因降壓而劣化的電路速度而同步調降 $V_{th}$，由次臨界電流公式 $I_{sub} \propto 10^{-V_{th}/S}$ 可知，靜態漏電流將呈指數倍暴增，反使待機靜態功耗超越動態功耗。

三、元件設計如何充分利用 LOW POWER SUPPLY 以達成低功耗

為克服上述缺點並最大化低壓運作之節能效益，元件結構與物理參數應採取以下五大設計手段：

1. 採用立體多閘極架構，最小化次臨界擺幅（Minimize $S$）：

• 傳統平面 MOSFET 之靜電控制力不足，存在嚴重的汲極引發能障降低（DIBL）等短通道效應。
• 改採 FinFET（鰭式場效電晶體）、GAAFET / Nanosheet（全環繞閘極奈米片電晶體） 或 UTBB FD-SOI（超薄本體全空乏型絕緣層上覆矽）。利用多面閘極或全包覆閘極加強對通道的靜電控制，消除通道深處漏電路徑，使空乏電容 $C_{dep} \to 0$，次臨界擺幅 $S$ 逼近理論極限 $60\text{ mV/dec}$。如此可在極低 $V_{DD}$ 下壓低 $V_{th}$ 以換取速度，同時將關態漏電流維持在極低水準。