109 高普考高考二級 電子工程 積體電路技術 考古題詳解

核心觀念

本題考查以 NMOS 差動輸入對、NMOS 尾電流源、PMOS 電流鏡負載構成的 CMOS 差動放大器。五顆電晶體分工如下：

• $M_1、M_2$：NMOS 差動輸入對，將兩個輸入電壓的差轉成兩支路電流差。
• $M_3$：NMOS 尾電流源，提供近似固定的總電流 $I_{\text{tail}}$。
• $P_1、P_2$：PMOS 電流鏡負載，將左支路電流鏡射到右支路，並在 $V_{\text{out}}$ 形成單端輸出。

電路圖與接點

 VDD
 ┌────┴────┐
 S │ │ S
 ┌───┴─┐ ┌─┴───┐
 X ───────G P1 │ │ P2 G──── X
 └──────D─────┘ └─────D───● Vout
 │ │
 D D
 Vin+ ───────────G M1 M2 G──────── Vin−
 S───────┬───────────S
 │
 D
 VBN ────────────────────G M3
 S
 │
 GND

$P_1$ 的閘極與汲極短接在節點 $X$；$P_2$ 的閘極也接到 $X$。因此 $P_1、P_2$ 形成 PMOS 電流鏡。$M_1、M_2$ 的源極相接，再接至 $M_3$ 的汲極；$M_3$ 的閘極接偏壓 $V_{\text{BN}}$，源極接地。

工作原理

在靜態平衡時，若兩輸入相等且電晶體匹配，則尾電流平均分配：

$P_1$ 的二極體接法使其支路電流設定電流鏡的參考電流；$P_2$ 將該電流鏡射至輸出支路。若兩支路電流以相同方向定義，則輸出節點的淨電流可寫成：

核心觀念

本題評量 VLSI 先進 CMOS 元件物理與製造技術中之應變工程（Strain Engineering）。核心觀念包含：

1. 能帶結構與有效質量調變：矽（$\text{Si}$）在受到機械應力（張應力或壓應力）時，晶格對稱性被破壞，造成傳導帶（Conduction Band）多重能谷（$\Delta_6$ valleys）之能量簡併（Degeneracy）解除，以及價帶（Valence Band）頂部之重電洞（Heavy Hole, HH）與輕電洞（Light Hole, LH）能帶分離。
2. 載子散射抑制與遷移率提升：能帶分裂使載子優先佔據有效質量（$m^*$）較小之能帶，並顯著抑制能谷間聲子散射（Intervalley Phonon Scattering）與帶間散射（Interband Scattering），使載子遷移率（Mobility, $\mu$）大幅提升： $\mu = \frac{q \tau}{m^*}$ （其中 $q$ 為基本電荷，$\tau$ 為平均自由時間，$m^*$ 為有效導電質量）。
3. 應力型態與元件特性對應：

• NMOS：通道施加張應力（Tensile Stress），提升電子遷移率（$\mu_n$）。
• PMOS：通道施加壓應力（Compressive Stress），提升電洞遷移率（$\mu_p$）。

4. 製程整合技術：區分為基板工程（Substrate Engineering）之全域應變（Global Strain）與製程誘發（Process-induced）之區域應變（Local Strain）。

解題方法

本題屬申論題型，答題架構應具備邏輯層次，依物理原理、製程實作至元件優勢循序論述：

1. 定義題（第 1 小題）：由微觀晶格形變切入，說明張/壓應力如何破壞晶格對稱性，進而改變能帶結構、有效質量與散射機率，最終提升載子遷移率。
2. 製程題（第 2 小題）：採用「分類架構法」，明確區分「全域應變（雙軸應力）」與業界主流的「區域應變（單軸應力）」，並在區域應變中分別列出 NMOS（Tensile SiN 覆蓋層、嵌入式 $\text{Si:C}$）與 PMOS（嵌入式 $\text{SiGe}$、Compressive SiN 覆蓋層）之關鍵製程步驟。
3. 優勢題（第 3 小題）：從元件驅動電流模型 $I_{on} \approx W C_{ox} v_{inj}$、延遲時間 $\tau_d \approx \frac{C V_{DD}}{I_{on}}$、動態功耗 $P_{dyn} = \alpha C V_{DD}^2 f$ 及製程微縮限制（克服短通道效應與閘極氧化層物理極限）多維度比較相較於傳統無應變元件之優勢。

選項分析

本題為專業科目申論試題，非選擇題，故無各選項之正誤辨析。答題時須針對題旨之三項子題分點詳答，請參閱下方【答案】。

解題技巧

1. 關鍵配對記憶訣竅：

• NMOS $\rightarrow$ 張應力（Tensile）：電子喜歡被「拉伸」的晶格。
• PMOS $\rightarrow$ 壓應力（Compressive）：電洞喜歡被「擠壓」的晶格。
• 嵌入式材料記憶法：鍺（$\text{Ge}$）晶格常數大於矽（$a_{\text{Ge}} > a_{\text{Si}}$），塞在源/汲極會「擠壓」中央通道 $\rightarrow$ 壓應力 $\rightarrow$ PMOS；碳（$\text{C}$）晶格常數小於矽（$a_{\text{C}} < a_{\text{Si}}$），塞在源/汲極會「拉扯」通道 $\rightarrow$ 張應力 $\rightarrow$ NMOS。

2. 應力阻障層（CESL）配對：

• Tensile SiN Cap $\rightarrow$ NMOS。
• Compressive SiN Cap $\rightarrow$ PMOS。

3. 常見失分陷阱：

• 僅回答「提高電流」，未說明背後能帶分裂（Band Splitting）、有效質量降低及聲子散射減少的微觀物理機制。
• 混淆 NMOS 與 PMOS 所需之應力方向（若 NMOS 施加壓應力，電子遷移率反而下降）。
• 遺漏單軸應力（Uniaxial Strain）相較於雙軸應力（Biaxial Strain）在次微米元件中保留較佳次臨界特性與較低缺陷密度的技術優勢。

【答案】

1. 何謂 strained silicon（應變矽）？

應變矽（Strained Silicon）係指透過材料晶格失配（Lattice Mismatch）或沉積具內建機械應力之薄膜，使矽單晶通道之晶格常數偏離原本平衡態，產生彈性形變（Elastic Strain）之技術。依應變型態可分為張應力（Tensile Strain）與壓應力（Compressive Strain）。

其改善載子傳輸之物理機制如下：

• 能帶簡併解除（Lifting of Degeneracy）：正常無應變的單晶矽傳導帶具有 6 個能量等價的傳導能谷（$\Delta_6$ valleys），價帶頂部之重電洞帶與輕電洞帶亦處於簡併狀態。應變破壞了晶格的立方對稱性，使能帶發生分裂。

核心觀念

本題評量現代深次微米／奈米級 CMOS 製程中「多層金屬內連線階層架構」（Multilevel Interconnect Hierarchy）之功能分配與實體尺寸設計原理。核心涉及以下物理與電路觀念：

1. 導線電阻與幾何維度： $R = \rho \frac{L}{W \cdot T}$ 其中 $\rho$ 為金屬電阻率，$L$ 為長度，$W$ 為線寬，$T$ 為厚度（Thickness）。導線的薄層電阻（Sheet Resistance）為 $R_s = \frac{\rho}{T}$。
2. 寄生電容與側壁耦合： 相鄰平行導線間的側壁側向電容（Lateral / Line-to-Line Capacitance）近似正比於導線厚度與間距的比值： $C_{\text{lateral}} \approx \epsilon \frac{T \cdot L}{S}$ 其中 $S$ 為線距（Spacing），$\epsilon$ 為層間介電質（ILD）之介電常數。
3. $RC$ 傳遞延遲與串音： 導線傳輸延遲主要受 $\tau \approx R \cdot C$ 支配；相鄰信號線間的側壁電容過大會誘發嚴重的串音干擾（Crosstalk）。
4. 可靠度與電源完整性：

• 電遷移（Electromigration, EM）：導線中之電流密度 $J = \frac{I}{W \cdot T}$ 不得超過臨界安全值 $J_{\max}$。
• 直流壓降（$IR\text{ Drop}$）：電源供應網路若電阻過大，將造成內部電壓下降，削弱驅動電流並使延遲劣化。

解題方法

解題時應將金屬層由下至上劃分為「較低層金屬（Local / Intermediate Interconnects）」與「較高層金屬（Global / Top-level Interconnects）」，並從信號傳遞距離、電路繞線密度（Routing Density）、$RC$ 延遲最佳化、寄生電容效應及電流負載可靠度等面向展開對比與成因推導：

1. 兩類金屬連接線各自的用途

• 較低層金屬連接線（Local / Lower-level Interconnects，如 M1～M3）：

• 單元內部互連（Intra-cell Connection）：直接連接電晶體的閘極（Gate）、源極（Source）與汲極（Drain）接點（Contacts），構成基本邏輯閘（Standard Cells，如 Inverter、NAND、Flip-Flop）之內部電路。

• 短距離鄰近連接（Local Routing）：用於相鄰邏輯單元之間的信號跳接，導線長度極短（微米等級）。

• 追求高密度佈局：配合電晶體微縮的節距（Pitch），提供極高的佈距密度以因應數以億計的局部節點互連需求。

• 較高層金屬連接線（Global / Higher-level Interconnects，如最上層之 M8～M10+、Top Metal）：

• 長距離全域信號分配（Global Signal Routing）：橫跨不同功能巨集區塊（IP Blocks、Core、Memory）之系統匯流排（Buses）與重要控制信號傳輸。

• 時脈信號分配網路（Clock Distribution Network）：建構 H-Tree 或 Clock Grid 等時脈網路，因時脈覆蓋整顆晶片，要求最小的信號時鐘偏斜（Clock Skew）與最小傳輸延遲。

• 電源與接地分配網格（Power / Ground Grid, $V_{DD}$ / $V_{SS}$）：承載全晶片的總工作電流，建立低阻抗電源分佈網絡以降低直流壓降（$IR\text{ Drop}$）與交流電源雜訊（$L \frac{di}{dt}$）。

• 晶片外部連接墊（I/O & Bonding Pads / Redistribution Layer, RDL）：供打線接合（Wire Bonding）或覆晶凸塊（Flip-chip Bumps）焊接之機械與電氣緩衝墊。

2. 兩類金屬連接線厚度的差異及其原因

【差異現象】

• 較低層金屬：厚度較薄（Thin Metal）、線寬狹窄、間距緊密（高縱橫比受到嚴格抑制）。
• 較高層金屬：厚度較厚（Thick Metal，厚度通常為底層金屬的數倍至十倍以上）、線寬寬闊、間距寬鬆。

【成因分析】

1. 降低長距離走線電阻與 $RC$ 延遲：

• 較高層金屬走線長度 $L$ 極大，若不大幅增加截面積 $A = W \cdot T$，導線電阻 $R = \rho \frac{L}{W \cdot T}$ 將呈現巨幅增加，使傳遞延遲 $\tau \approx R \cdot C$ 成為晶片操作頻率的瓶頸。
• 將高層金屬厚度 $T$ 做厚，可大幅壓低薄層電阻 $R_s = \frac{\rho}{T}$，使長距離信號及時脈能達到高速傳輸。
• 較低層金屬走線長度 $L$ 極短，導線電阻對總延遲的影響遠低於閘極開關延遲，無需靠增厚斷面來降低電阻。

（一）FinFET 之結構與優勢

核心觀念： FinFET 是三維多閘極 MOS 電晶體。通道做成從基板突出的薄鰭片（fin），閘極包覆鰭片的兩側與頂部，形成三面控制通道的結構。

作答要點：

• 鰭片兩端分別形成源極與汲極；閘極跨越鰭片並包覆其側壁與頂部。
• 鰭片厚度很薄，閘極可由多個方向控制通道中的電荷。
• 相較於傳統平面 MOSFET，FinFET 的閘極對通道控制較強，能降低短通道效應與次臨界漏電流，並改善閘極對通道的靜電控制。
• 因此在元件尺寸縮小時，FinFET 有助於維持較好的開關特性，降低關閉狀態漏電，並兼顧速度與功耗。

解題技巧： 作圖時畫出突起的鰭片、跨越鰭片的閘極，以及閘極包覆鰭片三面的關係；答題時以「多面閘極控制」連結「抑制短通道效應與漏電」即可。

（二）光罩與曝光程序

核心觀念： 光罩（photomask）載有電路圖形，曝光時將圖形轉印至塗有光阻的晶圓。曝光後依光阻種類進行顯影，形成後續蝕刻或離子佈植所需的圖形。

作答要點：

1. 準備晶圓與表面處理： 清潔晶圓，並依製程需求形成待加工薄膜。
2. 塗佈光阻： 將光阻均勻塗在晶圓表面，通常以旋轉塗佈形成薄膜。
3. 軟烤： 去除光阻中的部分溶劑，使光阻膜穩定。
4. 對準與曝光： 將光罩圖形與晶圓上既有圖形對準，再以曝光機將光罩圖形投影至光阻。
5. 後烤與顯影： 依製程需求進行曝光後烘烤，再以顯影液移除應被去除的光阻。
6. 圖形轉移： 以留下的光阻作為遮罩，進行蝕刻、離子佈植等製程。
7. 去除光阻： 完成圖形轉移後，移除光阻並清潔晶圓。

正光阻受光處在顯影時溶解；負光阻受光處交聯後較不易溶解。因此，兩者曝光區域與顯影後留下的圖形相反。

解題技巧： 依「塗光阻 → 對準曝光 → 顯影 → 圖形轉移 → 去光阻」的順序作答，並點出正、負光阻的顯影差異。

（三）Body Effect 之成因與影響

核心觀念： Body effect（基體效應）是源極與基體間存在偏壓時，MOS 電晶體臨界電壓隨源體電壓而改變的現象。

以 nMOS 為例，若基體接在較低電位，且 $V_{SB}>0$，源極與基體間的反向偏壓增加，耗盡區加寬。閘極需提供更多電壓才能形成反轉層，因此臨界電壓上升：

其中 $V_{T0}$ 是 $V_{SB}=0$ 時的臨界電壓，$\gamma$ 是體效應係數，$\phi_F$ 是費米電位。

影響：

• $V_{SB}$ 增加時，nMOS 的 $V_T$ 上升。
• 在相同的 $V_{GS}$ 下，過驅電壓 $V_{GS}-V_T$ 變小，汲極電流降低。
• 電路增益、切換速度與偏壓工作點可能因此改變。
• 在串疊電晶體或源極電位會變動的電路中，體效應尤其需要考慮。

解題技巧： 記住 nMOS 的判斷方向：$V_{SB}$ 增加，$V_T$ 增加；再由過驅電壓減少，推得導通電流降低。

（四）DRAM 及 SRAM 各自的單一位元電路圖與優劣比較

核心觀念： DRAM 以電容儲存資料，SRAM 以交叉耦合反相器構成鎖存器儲存資料。兩者都可透過字線選擇儲存單元，並以位元線讀寫資料。

DRAM：1T1C 單元

 C
 │
BL ────[存取電晶體]───●
 │ │
 WL │
 └── 儲存電荷代表資料

存取電晶體的閘極接字線 WL，通道接位元線 BL，另一端接儲存電容。電容有無電荷代表儲存的位元狀態。

• 優點：單元面積小、密度高、每位元成本低，適合大容量記憶體。
• 缺點：電容電荷會因漏電而逐漸流失，需要定期更新；讀取會擾動儲存電荷，通常需感測並回復資料。

SRAM：典型 6T 單元