112 高普考高考二級 電子工程 積體電路技術 考古題詳解

112 年・高普考・高考二級・電子工程
試題代碼 積體電路技術

第 一 題25 分

一般 CMOS 的 NAND 基本邏輯閘具有兩個輸入端 xx 與 yy,以及一個輸出端 ff。請使用 nMOS 與 pMOS 電晶體畫出此邏輯閘的電路圖,並說明其工作原理。又請指出哪些電晶體會有 body effect,請說明原因。

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核心觀念

本題考查 CMOS NAND 閘的互補式電晶體網路設計,以及 MOSFET 的 body effect(體效應)。

二輸入 NAND 的邏輯式為:

f=xy‾f=\overline{xy}

因此,只有在 x=y=1x=y=1 時,輸出 f=0f=0;其餘輸入組合的輸出皆為 11。CMOS 閘以 pMOS 上拉網路(pull-up network)接至 VDDV_{DD},以 nMOS 下拉網路(pull-down network)接至接地端 VSSV_{SS}。兩個網路互為對偶:串聯對應並聯,並聯對應串聯。

解題方法與電路

由 f=xy‾f=\overline{xy} 可知,輸出只在 xx 與 yy 同為高電位時接地,因此下拉網路使用兩顆 nMOS 串聯。與其互補的上拉網路則使用兩顆 pMOS 並聯。

 VDD
 |
 +--------+--------+
 | |
 pMOS(x) pMOS(y)
 | |
 +-------- f ------+
 |
 nMOS(x)
 |
 nMOS(y)
 |
 VSS

每顆電晶體的閘極分別接至標示的輸入 xx 或 yy。圖中兩顆 nMOS 串聯形成下拉路徑,兩顆 pMOS 並聯形成上拉路徑。

工作原理

xxyypMOS 上拉網路nMOS 下拉網路ff
00導通不導通1
01至少一支路導通串聯路徑中斷1
10至少一支路導通串聯路徑中斷1
11不導通串聯導通0

閘極為低電位時,pMOS 導通、nMOS 截止;閘極為高電位時,nMOS 導通、pMOS 截止。只要 xx 或 yy 有一個為低,對應 pMOS 就會提供從 VDDV_{DD} 到輸出的上拉路徑,而串聯 nMOS 路徑至少有一顆截止,輸出為高。當兩輸入皆高時,兩顆 pMOS 均截止、兩顆 nMOS 均導通,輸出經由 nMOS 串聯路徑接至 VSSV_{SS},故輸出為低。

Body effect 判斷

Body effect 是指 MOSFET 的源極與基體(body)之間存在非零偏壓時,臨界電壓會隨 VSBV_{SB} 改變。常見的 nMOS 臨界電壓關係式為:

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第 二 題25 分

在 CMOS 積體電路製程中,常用的絕緣體有氮化矽(Si3N4\mathrm{Si_3N_4})與二氧化矽(SiO2\mathrm{SiO_2})。請解釋為何不使用純的氮化矽作為閘極的絕緣層材料?並請解釋使用二氧化矽作為閘極絕緣層材料,在新世代積體電路製程中所面臨的瓶頸為何?

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核心觀念

本題考查閘極介電層的材料特性與尺寸微縮時的限制。閘極絕緣層須在閘極與通道間提供良好電氣隔離,同時讓閘極電場有效控制通道。材料選擇需兼顧介電常數、界面品質、能帶障壁、漏電與可靠度。

平行板近似下,閘極電容密度為

CoxA=ε0κtox,\frac{C_{\mathrm{ox}}}{A}=\frac{\varepsilon_0\kappa}{t_{\mathrm{ox}}},

其中 κ\kappa 為介電常數,toxt_{\mathrm{ox}} 為介電層厚度。提高 κ\kappa 或減薄介電層,皆可提高閘極電容;但實際材料還須能形成低缺陷、穩定的半導體界面。

解題方法

分別從「氮化矽的界面與可靠度問題」以及「二氧化矽微縮時的電性限制」作答。

  1. 不採用純氮化矽作為閘極絕緣層的原因

氮化矽的介電常數高於二氧化矽,單看電容特性具有優勢;但直接以純氮化矽作為矽基 MOS 閘極介電層,主要問題是矽與氮化矽界面品質較差。界面缺陷與陷阱較多,會造成載子捕獲、閾值電壓漂移、介面散射及元件可靠度下降。

此外,氮化矽含有較多可捕獲電荷的陷阱,容易產生電荷滯留與遲滯現象;其與矽形成的能帶障壁及電荷傳輸特性也不如優質熱氧化二氧化矽理想。因此,純氮化矽難以同時提供低缺陷界面與穩定的閘極控制。氮化矽仍可用於其他用途,例如作為電荷儲存層或製程中的阻障層,但這不代表它適合直接取代閘極氧化層。

  1. 二氧化矽在新世代製程的瓶頸
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第 三 題25 分

在目前的積體電路製程中,除了使用 p-well 與 n-well 的 twin-well,分別置放 nMOS 與 pMOS 電晶體之外,也常用淺溝槽隔離(shallow trench isolation, STI)來隔離電晶體。請說明淺溝槽隔離的製造流程。

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核心觀念

本題考查淺溝槽隔離(shallow trench isolation, STI)的製造流程。STI 在矽基板上蝕刻出淺溝槽,再以介電材料填滿並平坦化,形成電晶體間的絕緣區域。相較於場氧化隔離,STI 能縮小隔離區域並減少鳥嘴效應,適合高密度積體電路製程。

解題方法

依製程順序說明「形成遮罩與襯墊層 → 定義溝槽 → 蝕刻 → 絕緣填充 → 平坦化 → 去除遮罩」即可完整交代:

  1. 形成襯墊氧化層與氮化矽遮罩:在矽基板表面熱氧化形成薄襯墊氧化層(pad oxide),再沉積氮化矽(Si₃N₄)作為抗氧化及 CMP 停止層。襯墊氧化層可緩和氮化矽與矽基板間的應力。
  2. 微影定義隔離區:塗佈光阻並曝光、顯影,留下預定形成主動區與隔離區的圖案;依圖案蝕刻氮化矽及襯墊氧化層,露出隔離區的矽表面。
  3. 蝕刻淺溝槽:以各向異性蝕刻將露出的矽基板蝕刻至所需深度,形成溝槽。溝槽深度須足以電性隔離相鄰主動區。
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第 四 題25 分

波長為 193 nm193\ \mathrm{nm} 的深紫外光光源一直使用到 7 nm7\ \mathrm{nm} 的製程,而後在 5 nm5\ \mathrm{nm} 以後的製程中才廣泛使用 13.5 nm13.5\ \mathrm{nm} 的極紫外光當作光源。請說明有哪些解析度增強技術的組合使用,讓 193 nm193\ \mathrm{nm} 的深紫外光光源能夠一直使用到 7 nm7\ \mathrm{nm} 的製程中。

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核心觀念

本題考的是如何突破光學微影的解析度限制。投影微影的解析度可用 Rayleigh 公式表示:

R=k1λNAR = k_1 \frac{\lambda}{NA}

其中 RR 是可解析的最小尺寸,λ\lambda 是光源波長,NANA 是數值孔徑,k1k_1 則受照明方式、光罩圖形、光阻與製程控制等因素影響。193 nm 光源的波長固定後,要繼續縮小可印製圖形,就要提高 NANA、降低有效 k1k_1,並運用多重圖案化把細密圖形拆成多次曝光與蝕刻來製作。

解題方法

說明 193 nm 光源延伸至 7 nm 製程的做法,可分成「改善單次曝光成像」與「多重圖案化」兩類:

  1. 193 nm 浸潤式微影 在投影鏡頭與晶圓間填入高折射率液體,提高有效數值孔徑;浸潤式系統的 NANA 可達約 1.35。由於 RR 與 NANA 成反比,增加 NANA 可降低最小可印製尺寸。

  2. 解析度增強技術(RET)與計算微影 使用離軸照明(off-axis illumination)、相移光罩(phase-shift mask)、光學近接修正(OPC)、光源與光罩共同最佳化(SMO)等技術,改善影像對比、修正鄰近圖形造成的成像偏差,並擴大可用製程窗口。這些技術的目的在降低有效 k1k_1、提高圖形保真度與製程穩定性。

  3. 多重圖案化(multiple patterning)

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