111 高普考高考二級 電子工程 積體電路技術 考古題詳解

核心觀念

本題考查 p-type substrate、N-well CMOS 製程中的反相器剖面與端點偏壓。兩種 MOS 電晶體共用 p 型基板，但 PMOS 必須製作在 N-well 中：

• PMOS：位於 N-well；源極與汲極為 $p^+$。
• NMOS：位於 p 型基板；源極與汲極為 $n^+$。
• 兩個閘極接輸入 $V_{\text{in}}$，兩個汲極相接作為輸出 $V_{\text{out}}$。
• PMOS 源極與 N-well 接 $V_{DD}$；NMOS 源極與 p 型基板接 $V_{SS}$（通常為地）。

解題方法與剖面圖

先依製程判定兩顆電晶體的所在區域與摻雜，再把反相器電路的端點連到剖面中的接點。下圖為示意剖面，非比例繪製：

 金屬互連
 VDD ───────┬────────────────────
 │
 N-well 接點
 n+ well tap
 │
 PMOS 源極 │ PMOS 汲極
 p+ │ p+ ─────────┐
 │ │ │
 ┌───┴───────┴──────────┐ │
 │ N-well │ │
 │ │ │
 │ p+ ┌───────┐ p+ │ │
 │ │閘極多晶矽│ │ │
 │ └──閘極氧化層──┘ │
 └──────────────────────┘ │
──────────────────────────────────────────────────┼──── 表面
 p-type substrate │
 │
 n+ ──────────────┘
 NMOS 汲極
 n+ ┌───────┐ n+
 │閘極多晶矽│
 └──閘極氧化層──┘
 NMOS 通道
 p+ 基板接點 NMOS 源極
 │ │
VSS（通常為 0 V）─────┴────────────────────┴────────

剖面中的 PMOS 與 NMOS 閘極由同一輸入訊號驅動；PMOS 汲極與 NMOS 汲極由金屬互連接在一起，形成輸出。整理所有端點如下：

核心觀念

**Body effect（基體效應）**是指 MOSFET 的源極與基體間電壓 $V_{SB}$ 改變時，臨界電壓 $V_T$ 隨之改變。對 p 型基板上的 NMOS，當 $V_{SB}>0$，源極與基體的 pn 接面反向偏壓增加，耗盡區擴大，形成反轉通道所需的閘極電壓也增加，因此 $V_T$ 上升。

其臨界電壓關係式為：

其中 $V_{T0}$ 是 $V_{SB}=0$ 時的臨界電壓，$\gamma$ 是基體效應係數，$\phi_F$ 是費米電位的絕對值。

解題方法與電路

第一題指定的是 p 型基板、N-well CMOS 製程。此製程中，NMOS 的基體為 p 型基板，通常接地；同一基板上的 NMOS 基體無法各自獨立接到不同電位。

NMOS cascode amplifier 由下方共源級 $M_1$ 與上方共閘級 $M_2$ 組成。電路及基體連接如下：

核心觀念

環形振盪器由奇數個反相器串接並回授。奇數級反相會使訊號每繞行一圈反相一次，因此輸出必須經過兩圈、共 $2N$ 個反相器延遲，才完成一個振盪週期。

若每級反相器的傳播延遲為 $t_d$，振盪週期與頻率為

解題方法

本題有 $N=7$ 個反相器，每級延遲 $t_d=12\ \mathrm{ps}$。一個週期包含 $2\times7=14$ 個級延遲，因此

提高振盪頻率的方法與原因

在製程與反相器數目不變時，須降低每級反相器延遲。可採取以下方法：

核心觀念

1. 共模拒斥比（Common-Mode Rejection Ratio, CMRR）的定義 差動放大器（Differential Amplifier）的設計目的在於放大兩輸入端之間的「差動信號（Differential-Mode Signal）」，同時抑制兩輸入端共有的「共模信號（Common-Mode Signal）」（如環境雜訊、電源漣波或 $60\text{ Hz}$ 市電干擾）。 CMRR 定義為差動電壓增益（$A_d$）之大小與共模電壓增益（$A_{cm}$）之大小的比值： $\text{CMRR} = \left| \frac{A_d}{A_{cm}} \right|$ 以分貝（$\text{dB}$）表示時為： $\text{CMRR}_{\text{dB}} = 20 \log_{10} \left| \frac{A_d}{A_{cm}} \right|$ CMRR 愈大，代表放大器抑制共模雜訊的能力愈強；在理想差動放大器中，$A_{cm} = 0$，故 $\text{CMRR} = \infty$。

2. 輸出信號組成與相對比例 差動放大器的輸出總電壓 $v_o$ 為差動輸出分量 $v_{od}$ 與共模輸出分量 $v_{ocm}$ 的線性疊加： $v_o = v_{od} + v_{ocm} = A_d v_{id} + A_{cm} v_{icm}$ 其中 $v_{id}$ 為輸入差動信號，$v_{icm}$ 為輸入共模信號。輸出端差動分量與共模分量之比值為： $\frac{v_{od}}{v_{ocm}} = \frac{A_d v_{id}}{A_{cm} v_{icm}} = \left( \frac{A_d}{A_{cm}} \right) \cdot \left( \frac{v_{id}}{v_{icm}} \right) = \text{CMRR} \cdot \left( \frac{v_{id}}{v_{icm}} \right)$

解題方法

第一部分：說明何為共模拒斥比（CMRR）

1. 物理意義：評估差動放大器對差動輸入的放大能力相對於共模雜訊抑制能力的關鍵效能指標。
2. 數學公式： $\text{CMRR} = \left| \frac{A_d}{A_{cm}} \right| \quad \text{或} \quad \text{CMRR}_{\text{dB}} = 20 \log_{10} \left| \frac{A_d}{A_{cm}} \right| \text{ (dB)}$
3. 電路意涵：在實際積體電路中，由於差動對電晶體尺寸不匹配（Mismatch）、負載電阻不對稱或電流源有限輸出阻抗等非理想因素，共模輸入會部分轉化為輸出電壓（即 $A_{cm} \neq 0$）。高 CMRR 電路能確保微弱差動信號在遭受強大共模干擾時仍能精確傳遞。

第二部分：計算所需之最小 CMRR

步驟一：整理題目已知條件

• 輸入差動信號大小：$v_{id} = 10\text{ mV-rms} = 10^{-2}\text{ V-rms}$（頻率 $10\text{ kHz}$）
• 輸入共模信號大小：$v_{icm} = 1\text{ V-rms}$（頻率 $60\text{ Hz}$）
• 輸出端規格要求：共模信號須比差動信號小至少 $60\text{ dB}$，即差動分量對共模分量之比值滿足：