113 高普考高考二級 電子工程 積體電路技術 考古題詳解

核心觀念

本題比較兩種在半導體製程中形成圖形的方法：蝕刻製程先沉積材料，再以光阻圖形作為遮罩，移除未受保護的薄膜；舉離製程則先以光阻形成開口，再沉積材料，最後溶解除去光阻及其上方材料，留下開口處的材料圖形。

兩者主要差異在於圖形形成的順序：

• 蝕刻：先沉積薄膜，再曝光顯影形成遮罩，接著蝕刻未遮蔽區域。
• 舉離：先曝光顯影形成光阻圖形，再沉積薄膜，最後溶解光阻，使覆在光阻上的材料一同移除。

解題方法

回答時依序說明各製程的原理、步驟、適用情況，再以圖形轉移品質、材料相容性及製程控制等面向比較缺點與改善方式。

一、蝕刻製程技術（Etching Technology）

蝕刻是利用化學反應或物理作用，選擇性移除薄膜中未被光阻或硬遮罩保護的部分，以將光罩圖形轉移至下方材料。

典型流程如下：

1. 在基板上沉積待圖形化薄膜。
2. 塗佈光阻，經曝光與顯影形成圖形。
3. 以光阻作為遮罩，蝕刻未覆蓋的薄膜。
4. 去除光阻，留下所需薄膜圖形。

蝕刻可分為：

• 濕式蝕刻（Wet Etching）：以液態化學藥液溶解材料。通常具有較高的蝕刻速率與良好的選擇比，設備及製程相對簡單；但蝕刻常呈各向同性，容易在光阻下方產生側向侵蝕，造成線寬偏差或圖形底切。
• 乾式蝕刻（Dry Etching）：以氣體、電漿或離子轟擊移除材料，例如反應式離子蝕刻（RIE）。可藉由方向性離子轟擊實現較具各向異性的蝕刻，適合高深寬比及細微圖形；但設備較複雜，且可能造成基板損傷、充電損傷或表面殘留。

蝕刻製程的重要指標包括：

• 選擇比：待蝕刻材料與遮罩或底層材料的蝕刻速率比。選擇比越高，越能避免遮罩或底層被一併消耗。
• 各向異性：蝕刻在垂直方向與側向的差異程度。各向異性越高，越能保持圖形側壁垂直、減少線寬損失。
• 均勻度與端點控制：確保晶圓各處蝕刻程度一致，並在目標薄膜蝕刻完成時停止製程。

二、舉離製程技術（Lift-Off Technology）

舉離是先在基板上形成光阻圖形，再沉積欲形成的金屬或薄膜。沉積後，溶解除去光阻，光阻上方的材料隨之剝離，留下基板開口處的材料圖形。

典型流程如下：

核心觀念

(一) MOS 元件的介電層可視為平行板電容，其電容、儲存電荷量及電荷面密度分別為

$$C=\frac{\varepsilon_0\varepsilon_r A}{t},\qquad Q=CV,\qquad n_s=\frac{|Q|}{qA}$$

其中 $q=1.602\times10^{-19}\ \text{C}$ 為基本電荷量。$n_s$ 表示每單位面積所對應的電子數。

(二) 方形平面螺旋電感採用題目所用的單圈圓形迴路近似式：

$$L=\frac{\mu_0N^2r}{2}$$

其中 $N$ 為圈數，$r$ 為螺旋半徑。

解題方法

(一) MOS 元件儲存電荷

先將單位統一為公分制：

$$A=4\ \mu\text{m}^2 =4\times10^{-8}\ \text{cm}^2$$ $$t=10\ \text{nm}=10^{-6}\ \text{cm}$$

介電層介電常數為

$$\varepsilon=\varepsilon_0\varepsilon_r =(8.85\times10^{-14})(25)\ \text{F/cm}$$

因此電容為

$$C=\frac{(8.85\times10^{-14})(25)(4\times10^{-8})}{10^{-6}} =8.85\times10^{-14}\ \text{F}$$

在 $5\ \text{V}$ 偏壓下，儲存電荷量的大小為

$$|Q|=CV=(8.85\times10^{-14})(5) =4.425\times10^{-13}\ \text{C}$$

以基本電荷量換算電子數，再除以元件面積：

核心觀念

本題考查晶體生長或製程中，晶格排列偏離理想週期性結構時形成的缺陷，以及依缺陷在空間中的延伸維度所作的分類。判別重點是缺陷主要影響晶格的一個位置、一條線、一個平面，或一個三維區域。

解題方法與各類缺陷

（一）點缺陷（Point defect）

點缺陷局限於單一晶格位置或其附近，是晶體中最局部的缺陷。常見類型如下：

• 空缺（vacancy）：原本應有原子的晶格位置沒有原子。
• 間隙原子（interstitial）：原子進入正常晶格位置以外的間隙；可為晶體本身的原子，也可為外來雜質原子。
• 置換型雜質（substitutional impurity）：外來原子取代晶格中的母體原子。
• Frenkel 缺陷：原子離開原晶格位置成為間隙原子，形成一對空缺與間隙原子。
• Schottky 缺陷：離子晶體中正、負離子成對缺位，使晶體維持電中性。

在半導體中，摻雜原子取代矽原子屬於置換型點缺陷；空缺與間隙原子則會影響載子濃度、擴散與復合特性。

（二）線缺陷（Line defect）

線缺陷沿一個方向延伸，典型代表為差排（dislocation）。差排周圍的原子排列相對理想晶格發生錯移，主要可分為：

• 刃差排（edge dislocation）：多出一個半原子面，其邊緣構成差排線。
• 螺旋差排（screw dislocation）：晶格面繞差排線形成螺旋式錯移。
• 混合差排（mixed dislocation）：同時具有刃差排與螺旋差排的特徵。

差排可在晶體生長時形成，也可能因應力或加工而產生；它會造成局部應變，並影響晶體的機械性質及半導體元件的電性。

（三）面缺陷（Area defect）

核心觀念

本題考查固定表面濃度源擴散（constant-source diffusion）的誤差函數解，以及擴散深度、單位面積摻雜總量與表面濃度梯度的計算。濃度分布已由題目給定：

$C(x,t)=C_s\operatorname{erfc}\left(\frac{x}{2\sqrt{Dt}}\right)$

其中擴散長度定義為

$L=2\sqrt{Dt}$

它是誤差函數自變數的特徵長度，不等同於某個指定濃度下的結深。

解題方法與計算

先統一時間單位為秒，再代入擴散係數與擴散時間。

（一）擴散長度 $L$

$t=1\ \text{hr}=3600\ \text{s}$

$$L=2\sqrt{Dt} =2\sqrt{(2\times10^{-14})(3600)}\ \text{cm} =2\sqrt{7.2\times10^{-11}}\ \text{cm}$$ $$L=1.69706\times10^{-5}\ \text{cm} =0.16971\ \mu\text{m}$$

取至小數點後第二位：

$\boxed{L=0.17\ \mu\text{m}}$

（二）每單位面積的硼雜質原子總數

單位面積總數為濃度沿深度積分：

$$Q=\int_0^\infty C(x,t)\,dx =C_s\int_0^\infty \operatorname{erfc}\left(\frac{x}{2\sqrt{Dt}}\right)dx$$

令 $y=x/(2\sqrt{Dt})$，則 $dx=2\sqrt{Dt}\,dy$。利用題目給定的積分公式：

$$Q=2C_s\sqrt{Dt}\int_0^\infty\operatorname{erfc}(y)\,dy =\frac{2C_s\sqrt{Dt}}{\sqrt{\pi}} =\frac{C_sL}{\sqrt{\pi}}$$

代入數值：

$$Q=\frac{(10^{19})(1.69706\times10^{-5})}{\sqrt{\pi}} =9.577\times10^{13}\ \text{cm}^{-2}$$

因此：

$\boxed{Q=9.58\times10^{13}\ \text{個/cm}^2}$

（三）表面 $x=0$ 處的擴散梯度

對濃度分布對 $x$ 微分。由

核心觀念

題目考查的是 n⁺ 複晶矽閘極 PMOSFET 的臨界電壓調整，以及硼離子佈植造成的埋藏式通道特性。

在 n 型井區製作 PMOSFET 時，通道載子為電洞。以 n⁺ 複晶矽作為閘極時，閘極與基板的功函數差會使 PMOSFET 的臨界電壓不易符合電路設計需求，因此常利用硼離子佈植調整臨界電壓。硼是受體雜質，佈植後若通道附近的硼濃度峰值位於矽表面下方，PMOSFET 的主要導電區便會離開 Si–SiO₂ 介面，形成埋藏式通道。

解題方法

判斷這題可分兩步：

1. 先確認硼佈植的作用：它用來調整 PMOSFET 臨界電壓，但也會改變通道內的摻雜分布。
2. 再看通道位置改變的後果：埋藏式通道的電洞導電區離閘極介面較遠，閘極對通道的控制變弱，關斷時較難完全抑制電流，短通道元件尤其容易出現關斷漏電與短通道效應。

（一）會產生何種效應？（4 分）

硼佈植形成埋藏式通道後，PMOSFET 的導電通道不在矽表面，而在表面下方。由於閘極對埋藏通道的控制能力較弱，會使元件的次臨界特性變差、關斷漏電增加，且短通道效應較明顯；在短通道元件中，可能造成臨界電壓隨通道長度縮短而下降，即臨界電壓滾降。

埋藏通道也有降低載子與 Si–SiO₂ 介面散射、提高載子遷移率的特性；但就本題所問的製程問題而言，重點是其閘極控制較弱所帶來的關斷與短通道特性劣化。