114 高普考高考二級 電子工程 積體電路技術 考古題詳解

（一）熱載子效應（Hot Carrier Effect）的成因與影響

核心觀念： 熱載子是指在強電場中獲得高能量的電子或電洞。MOSFET 汲極附近的電場特別強，載子在通道中被加速後，可能具有足以穿隧進入閘極氧化層、或撞擊產生電子電洞對的能量。這些現象造成閘極介電層或半導體與介電層界面受損。

解題方法： 依「高電場造成載子加速 → 載子注入或撞擊游離 → 元件參數與可靠度改變」說明成因和影響。短通道元件的汲極電場較強，熱載子問題因此特別受重視。

影響： 熱載子在氧化層或界面產生陷阱電荷與界面態，會造成臨界電壓 $V_{\mathrm{th}}$ 漂移、跨導下降、汲極電流與驅動能力衰退，也可能增加漏電並縮短元件壽命。常見抑制方式包括降低汲極附近的電場，例如採用輕摻雜汲極（LDD）結構，或降低操作電壓。

解題技巧： 記住「汲極高電場、載子高能量、氧化層／界面受損、元件特性劣化」四個關鍵點；避免將熱載子效應與閘極介電層的時間相關介電崩潰（TDDB）混為一談。

（二）天線效應（Antenna Effect）的成因與影響

核心觀念： 天線效應是積體電路製程中，導電層在電漿蝕刻等步驟累積電荷，並透過尚未被保護的閘極連線，對薄閘極介電層施加電壓而造成損傷。此處的「天線」指製程中具有較大面積或長度的導線，並非無線通訊用的天線。

解題方法： 按「金屬／多晶矽導線收集電漿電荷 → 電荷流向閘極 → 閘極介電層承受電場」說明成因，再交代損傷及預防方式。風險通常與導線收集電荷的面積相對於閘極面積的比例有關，常稱為天線比（antenna ratio）。

影響與改善： 閘極介電層可能產生陷阱、漏電、臨界電壓漂移，嚴重時發生介電層擊穿，降低元件可靠度或造成電路失效。常見改善方式包括加入天線二極體，提供電荷洩放路徑；使用跳線（jumper）改變導線層次，或分段製作導線以降低單一製程步驟中連到閘極的有效天線比。

解題技巧： 抓住「電漿製程充電」與「薄閘極介電層受損」的因果關係。它與熱載子效應都可能傷害閘極介電層，但天線效應的電荷來自製程步驟，熱載子效應則來自元件操作時的高電場。

（三）CoWoS 技術與其優勢

核心觀念： CoWoS 是台積電的先進封裝技術名稱，代表 Chip-on-Wafer-on-Substrate。其基本概念是先將多顆晶片（chiplet）整合在矽中介層（silicon interposer）上，再將此組合接合到封裝基板（substrate）。中介層內的高密度金屬互連與穿矽導孔（TSV）可連接晶片並將訊號引出。

解題方法： 依「晶片配置 → 中介層互連 → 接合封裝基板」描述結構，再從互連密度、頻寬、整合與製造彈性說明優勢。

優勢：

1. 高密度互連與高頻寬： 矽中介層可提供比一般封裝基板更細密的互連，適合連接高頻寬記憶體（HBM）與運算晶片。
2. 縮短晶片間連線： 可降低互連延遲與部分訊號傳輸功耗，提升晶片間通訊效率。
3. 支援異質整合： 可將不同功能、製程或尺寸的晶片整合於同一封裝中，讓各晶片採用合適的製程技術。
4. 提升系統整合彈性： 可將大型系統拆分成多個晶片再封裝整合，降低單一大型晶片的設計與製造限制。

解題技巧： 以「高密度互連、短距離、高頻寬、異質整合」概括 CoWoS 的主要價值；回答時應點出矽中介層，不能只寫成多顆晶片封裝在一起。

（四）熱預算（thermal budget）及其對製程的影響

核心觀念

移動性離子電荷 $Q_m$ 是閘極介電層（通常為 $SiO_2$）內可在電場作用下移動的帶電離子，常見為鈉、鉀等鹼金屬離子。它與固定氧化層電荷不同：固定電荷不會在應力下於介電層內重新分布；$Q_m$ 則會因電場方向、溫度與應力時間而改變位置，因此造成元件電性隨時間或偏壓改變。

本題重點是：說明離子的來源與影響，並以高溫偏壓應力（BTS）使離子移動，再由應力前後的臨界電壓變化估算其電荷量。

(一) $Q_m$ 的來源

$Q_m$ 主要來自製程中引入並殘留於閘極介電層、介電層界面或附近材料中的可移動離子，包括：

1. 原料與化學品中的金屬雜質：矽晶圓、氧化劑、清洗液、蝕刻液與光阻等若含有鈉、鉀等離子，可能將污染帶入製程。
2. 製程設備與容器污染：石英管、爐管、石英舟、處理槽或管線等表面的金屬離子，可能在高溫或化學處理時轉移至晶圓。
3. 搬運與環境污染：晶圓盒、手套、空氣中的微粒與水氣，以及不潔淨的搬運流程，都可能造成離子污染。
4. 製程殘留與擴散：清洗不足、沖洗不完全或熱處理條件不當，會使表面離子殘留，並在後續熱製程中擴散進入氧化層。
5. 介電層內離子遷移：離子一旦進入氧化層，在高溫及電場下可於氧化層內漂移、重新分布，形成具有時間依賴性的 $Q_m$。

(二) 對元件特性或積體電路可靠性的影響

閘極介電層內的電荷會改變電場分布，進而改變 MOS 電晶體的臨界電壓。以均勻氧化層近似，電荷造成的臨界電壓位移量級可寫成

其中 $C_{\mathrm{ox}}$ 是單位面積閘極氧化層電容，$Q_{\mathrm{eff}}$ 是依電荷位置加權後的有效氧化層電荷密度。電荷越靠近閘極，對臨界電壓的影響通常越小；越靠近半導體界面，影響越接近 $Q/C_{\mathrm{ox}}$。

對 $Q_m$ 而言，主要影響如下：

• 臨界電壓漂移：離子在氧化層中移動會改變有效電荷分布，使 $V_T$ 隨應力、時間或偏壓方向而改變。
• 電流與切換特性改變：$V_T$ 漂移會改變汲極電流、導通能力、切換延遲及靜態功耗，造成元件間特性不一致。
• 電路工作點偏移：類比電路的偏壓、增益與匹配，以及數位電路的邏輯雜訊邊限和時序，都可能受到影響。
• 可靠度下降：高溫與長時間偏壓會加速離子漂移，造成參數隨操作條件與時間變化，降低長期穩定性與良率。
• 歷史效應與遲滯：移動離子受偏壓方向影響而重新分布，元件在不同偏壓或溫度歷程後可能呈現不同的電性。

(三) 降低 $Q_m$ 的方法

降低 $Q_m$ 的核心是避免離子進入製程，並在製程中移除已引入的污染。

1. 強化超純原料與化學品管制：使用低金屬含量的矽晶圓、氣體、化學品與超純水。
2. 控制潔淨室及搬運污染：維持潔淨室環境，使用潔淨晶圓盒、手套與搬運設備，避免人體或空氣中的離子污染。
3. 定期清潔與監控設備：清潔爐管、石英舟、處理槽及管線，並監測設備與製程化學品中的金屬含量。
4. 採用適當的清洗及沖洗流程：在氧化與閘極介電層形成前，徹底去除晶圓表面金屬離子及化學殘留。

核心觀念

本題考查臨界電壓 $V_T$ 的組成，以及閘極功函數、氧化層電容、基板摻雜與氧化層電荷對 $V_T$ 的影響。以長通道 MOSFET 為例：

其中

$\phi_{MS}$ 是閘極與半導體的功函數差，$Q_{ox}$ 是等效氧化層電荷面密度，$t_{ox}$ 是氧化層厚度。以下的「往正／負方向」均指帶符號的 $V_T$ 增加或減少。

解題方法

逐項判斷製程變化影響 $V_T$ 公式中的哪一項，再分別看 nMOS 與 pMOS 的電壓符號。特別注意：氧化層變厚會降低 $C_{ox}$；但摻雜與電荷造成的變化方向，須依 nMOS、pMOS 的符號分別判斷。

各小題分析

（一）增加氧化時間，使氧化層厚度增加

氧化層變厚，故 $C_{ox}$ 降低。基板空乏電荷項的大小 $|Q_B|/C_{ox}$ 因此增加。

• nMOS：往正方向變動。 空乏電荷項以正號加入 $V_T$，$C_{ox}$ 降低使該項增加，$V_T$ 上升。
• pMOS：往負方向變動。 空乏電荷項以負號扣除，$C_{ox}$ 降低使其絕對值增加，因此帶符號的 $V_T$ 更負。

（二）增加 nMOS 的 $V_T$-adjust p 型離子佈植濃度

nMOS 通道附近的 p 型摻雜濃度增加，空乏層電荷量增加，且表面反轉所需的 $2\phi_F$ 也增加。兩者均使 nMOS 的臨界電壓上升。

• nMOS：往正方向變動。
• pMOS：不變。 題目限定只增加 nMOS 的臨界電壓調整佈植，並未改變 pMOS 通道的摻雜。

（三）交換 nMOS 與 pMOS 的閘極摻雜型態

核心觀念

題圖是以 p-Si 為基底的平面式 nMOS 電晶體：兩側為 n⁺ 源極與汲極，中間是閘極氧化層與 n⁺ 多晶矽閘極；元件周圍以 SiO₂ 隔離。

題目要求在光罩數最少的條件下完成圖示結構。採用 LOCOS 場氧化隔離與多晶矽閘極自我對準離子佈植，圖示元件本體只需 2 張光罩：

1. 主動區光罩：定義場氧化隔離區與主動區。
2. 閘極光罩：定義多晶矽閘極。

源、汲極不另用光罩。閘極多晶矽遮蔽通道，場氧化層遮蔽主動區以外的基底，故可全面佈植 n 型雜質，形成自我對準的 n⁺ 源極與汲極。

光罩設計

圖例：//// 表示光罩不透光區；空白表示透光區。

光罩一：主動區／場氧化光罩

不透光區對準主動區；透明區對準周圍場氧化區。此光罩用於圖案化氧化阻擋層，保護主動區不被場氧化。

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 主動區

光罩二：多晶矽閘極光罩

不透光區定義閘極形狀；閘極跨越主動區，使其下方成為通道區。

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此閘極圖案與主動區對準。正光阻曝光顯影後，光罩不透光處的光阻保留，可保護閘極多晶矽；透明處的多晶矽則在蝕刻時移除。

解題方法與製程順序

1. 基底清洗 以 p 型矽晶圓為起始材料，進行表面清洗，去除有機物、金屬污染與原生氧化層。

2. 形成場氧化阻擋層 先在矽表面形成薄墊氧化層，再沉積氮化矽作為氧化阻擋層。