110 高普考高考二級 電子工程 積體電路技術 考古題詳解

核心觀念

等效氧化層厚度（EOT）是指：以二氧化矽（$\mathrm{SiO_2}$）作為基準，具有相同單位面積電容的氧化層厚度。平行板介電層的單位面積電容為

$$\frac{C}{A}=\frac{\varepsilon_0\varepsilon_r}{t},$$

其中 $\varepsilon_0$ 為真空介電常數、$\varepsilon_r$ 為材料的相對介電常數、$t$ 為介電層厚度。

解題方法

令待測介電材料與二氧化矽具有相同的單位面積電容：

$$\frac{\varepsilon_0\varepsilon_r}{t} = \frac{\varepsilon_0\varepsilon_{\mathrm{SiO_2}}}{\mathrm{EOT}}.$$

約去 $\varepsilon_0$，得到 EOT 的定義式：

$$\mathrm{EOT} = t\frac{\varepsilon_{\mathrm{SiO_2}}}{\varepsilon_r}.$$

核心觀念

在典型 n-well CMOS 製程中，PMOS 製作於 n-well，NMOS 製作於 p 型基板。這些區域自然形成兩個寄生雙極性電晶體：

• 寄生 PNP：PMOS 的 p⁺ 擴散區為射極、n-well 為基極、p 型基板為集極。
• 寄生 NPN：NMOS 的 n⁺ 擴散區為射極、p 型基板為基極、n-well 為集極。

兩者交互耦合，形成寄生 PNPN 結構，等效於一個矽控整流器（SCR）。當輸入過壓、電源瞬變或載子注入使其中一個寄生電晶體導通，另一個也受到觸發，便可能形成由 $V_{DD}$ 到 $V_{SS}$ 的低阻抗電流路徑。這種現象稱為 CMOS 閂鎖效應。若電流大於保持電流，電路會持續導通，直到電源電流受限或移除。

結構示意圖

 VDD
 │
 p+（PMOS 源極）
 │
 ┌─────────┴─────────┐
 │ n-well（基極） │
 │ │ │
 │ 寄生 PNP │
 │ ↓ │
 │ p-substrate（集極）
 │ │ │
 │ 寄生 NPN │
 │ ↑ │
 │ n+（NMOS 源極） │
 └─────────┬─────────┘
 │
 VSS

此圖以垂直方向表示寄生 PNPN 路徑。等效電路可表示為：

 VDD
 │
 寄生 PNP
 │
 ├──── 兩電晶體互相提供基極電流，形成正回授
 │
 寄生 NPN
 │
 VSS

當寄生 PNP 與 NPN 的電流增益分別為 $\alpha_{PNP}$、$\alpha_{NPN}$，正回授條件可寫成：

$$\alpha_{PNP}+\alpha_{NPN}\geq 1$$

等效地，以共基極電流增益表示，觸發條件為：

$$\beta_{PNP}\beta_{NPN}\geq 1$$

核心觀念

本題考查 MOSFET 的定電場縮放（constant-field scaling）。題目給定尺寸縮小參數 $k=0.7$，以下採用常見定義：微型化後的線性尺寸、電壓皆縮為原來的 $k$ 倍。

定電場縮放時，為維持元件內部電場不變，電壓與長度按相同比例縮小；摻雜濃度則按相反方向調整，以配合縮小後的幾何尺寸。

解題方法與推導

令縮小前的參數為下標 $0$，縮小後的參數為下標 $1$。

(一) 通道長度 $L$

長度依縮放因子 $k$ 縮小：

$$L_1=kL_0=0.7L_0$$

所以通道長度變為原來的 $70\%$。

(二) 汲－源極電壓 $V_{DS}$

定電場要求電壓與長度同比例縮小。由 $E\approx V/L$ 可知，若 $V$ 與 $L$ 同乘 $k$，電場便維持不變：

$$V_{DS,1}=kV_{DS,0}=0.7V_{DS,0}$$

所以汲－源極電壓變為原來的 $70\%$。

(三) 施體或受體摻雜濃度 $N_D$ 或 $N_A$

結面空乏層寬度的量級滿足 $W\propto\sqrt{V/N}$。在電壓縮為 $k$ 倍時，若空乏層寬度也隨尺寸縮為 $k$ 倍，則：

$$k\propto\sqrt{\frac{k}{N_1/N_0}} \quad\Longrightarrow\quad \frac{N_1}{N_0}=\frac{1}{k}$$

因此：

$$N_{D,1}=\frac{N_{D,0}}{k},\qquad N_{A,1}=\frac{N_{A,0}}{k}$$

代入 $k=0.7$：

$$N_1=\frac{1}{0.7}N_0\approx1.43N_0$$

摻雜濃度約為原來的 $1.43$ 倍。

(四) 閘極電容 $C_G$

核心觀念

本題考查濕式蝕刻的方向性，以及影響蝕刻速率的製程條件。蝕刻速率是單位時間內材料被移除的厚度；蝕刻進行時，蝕刻液會接觸材料表面，也會從開口側向侵蝕材料。

解題方法

判斷蝕刻方向性時，比較垂直方向與側向的材料移除情形。一般濕式蝕刻中，液態蝕刻劑會從各方向接觸並反應，因此垂直與側向的蝕刻速率相近，具有等向性（isotropic）。這會造成側向侵蝕，使圖形邊緣出現底切（undercut）。

控制濕式蝕刻速率的因素可從化學反應與傳質條件列舉。常見因素包括：

核心觀念

導線電阻為 $R=\rho L/A$。兩樣品長度相同且電阻相等，因此可令其「導電截面積除以電阻係數」相等。各材料沿導線方向並列導電，等效電導相加：

$$\frac{1}{R}=\frac{1}{L}\sum_i\frac{A_i}{\rho_i}$$

TiN 的電阻係數題目未提供，但兩樣品的 TiN 總截面積相同，因此比較電導時，TiN 項會互相抵消。

解題方法

正方形導線外截面邊長為 $0.5\ \mu\mathrm{m}=500\ \mathrm{nm}$。

樣品 A 的 Cu 核心邊長為 $500-2t$，所以 Cu 截面積為 $(500-2t)^2$；其 TiN 截面積為 $500^2-(500-2t)^2$。

樣品 B 的 Al 層位於上下兩層 TiN 之間。TiN 厚度合計為 $40+60=100\ \mathrm{nm}$，故 Al 層厚度為 $500-100=400\ \mathrm{nm}$，截面積為 $500\times400$。

令兩樣品每單位長度的電導相等，並消去相同的 TiN 電導項：