107 鐵路特考高員三級 電力工程 電子學 考古題詳解

核心觀念

1. 理想運算放大器（Ideal Op-Amp）特性：

• 輸入阻抗無窮大，運算放大器兩輸入端電流為零（$i_+ = i_- = 0$）。
• 開迴路增益無窮大，在負回授閉迴路工作下形成「虛擬短路（Virtual Short）」。當非反相端接地（$v_+ = 0\,\mathrm{V}$）時，反相端電壓亦被箝位在 $0\,\mathrm{V}$，形成「虛擬接地（Virtual Ground）」，即 $v_- = 0\,\mathrm{V}$。

2. 反相加法放大器（Inverting Summing Amplifier）原理：

• 依據克希荷夫電流定律（KCL），各輸入支路的電流匯流至反相輸入虛擬接地端後，全數流經回授電阻，使輸出電壓呈現各輸入電壓之負加權總和： $v_O = -\sum \left( \frac{R_f}{R_i} v_i \right)$

3. 多級反相串接之增益與極性合成：

• 訊號經單級反相放大器處理，輸出極性反相（增益帶負號）；經兩級反相放大器串接處理，輸出極性再次反相（負負得正，增益帶正號）。
• 若要同時合成具備正係數（$v_1, v_2$）與負係數（$v_3, v_4$）之輸出電壓，正係數訊號須依序通過兩級反相運算放大器，負係數訊號則直接接入第二級反相運算放大器。

解題方法

電路架構說明

本題圖一為由兩顆理想運算放大器所建構的兩級反相加法放大電路：

• 第一級運算放大器：非反相端接地；反相端連接輸入訊號 $v_1$（串接電阻 $R_1$）與 $v_2$（串接電阻 $R_2$），並跨接回授電阻 $R_a$ 至第一級輸出端 $v_{O1}$。
• 第二級運算放大器：非反相端接地；反相端連接第一級輸出端 $v_{O1}$（串接級間耦合電阻 $R_b$）、輸入訊號 $v_3$（串接電阻 $R_3$）與 $v_4$（串接電阻 $R_4$），並跨接回授電阻 $R_c$ 至總輸出端 $v_O$。

（一）推導輸出電壓 $v_O$ 之表示式

1. 第一級電路分析： 第一級運算放大器非反相端接地，由虛擬接地特性知其反相端電壓 $v_{-1} = 0\,\mathrm{V}$。 對該反相端節點應用 KCL（流入電流等於流出電流）： $\frac{v_1 - 0}{R_1} + \frac{v_2 - 0}{R_2} = \frac{0 - v_{O1}}{R_a}$ 解得第一級輸出電壓 $v_{O1}$ 為： $v_{O1} = -\left( \frac{R_a}{R_1} v_1 + \frac{R_a}{R_2} v_2 \right)$

2. 第二級電路分析： 第二級運算放大器非反相端接地，由虛擬接地特性知其反相端電壓 $v_{-2} = 0\,\mathrm{V}$。 對該反相端節點應用 KCL： $\frac{v_{O1} - 0}{R_b} + \frac{v_3 - 0}{R_3} + \frac{v_4 - 0}{R_4} = \frac{0 - v_O}{R_c}$ 解得總輸出電壓 $v_O$ 為： $v_O = -\left( \frac{R_c}{R_b} v_{O1} + \frac{R_c}{R_3} v_3 + \frac{R_c}{R_4} v_4 \right)$

3. 總輸出電壓合成： 將 $v_{O1}$ 的表示式代入 $v_O$： $v_O = -\frac{R_c}{R_b} \left[ -\left( \frac{R_a}{R_1} v_1 + \frac{R_a}{R_2} v_2 \right) \right] - \frac{R_c}{R_3} v_3 - \frac{R_c}{R_4} v_4$ 整理可得輸出電壓 $v_O$： $v_O = \left( \frac{R_a R_c}{R_b R_1} \right) v_1 + \left( \frac{R_a R_c}{R_b R_2} \right) v_2 - \left( \frac{R_c}{R_3} \right) v_3 - \left( \frac{R_c}{R_4} \right) v_4$

（二）電阻值設計計算

題目設定條件為： $R_1 = 10\,\mathrm{k}\Omega, \quad R_a = R_b = R_c$ 目標輸出電壓為：

核心觀念

本題考查雙載子接面電晶體（BJT）單級共射極（Common-Emitter, CE）放大電路的直流偏壓、中頻小訊號電壓增益，以及利用開路／短路時間常數概念分析低頻極點（轉折頻率 Corner Frequency）與電容設計。

1. 直流偏壓與小訊號參數：

• 採用戴維寧等效電路簡化基極分壓偏壓： $V_{TH} = V_{CC} \cdot \frac{R_2}{R_1 + R_2}, \quad R_{TH} = R_1 \parallel R_2$
• 順向主動區（Forward-Active Mode）基極與集極電流關係： $I_B = \frac{V_{TH} - V_{BE(\mathrm{on})}}{R_{TH} + (1 + \beta)R_E}, \quad I_C = \beta I_B$
• 混合 $\pi$ 模型（Hybrid-$\pi$ Model）小訊號參數： $g_m = \frac{I_C}{V_T}, \quad r_\pi = \frac{\beta}{g_m} = \frac{\beta V_T}{I_C}$

2. 中頻帶增益（Midband Gain）：

• 在中頻帶，所有外接耦合電容（$C_C$）與旁路電容（$C_E$）皆視為交流短路（AC Short），電晶體內部寄生電容視為開路。
• 基極看入之小訊號輸入電阻為 $R_{in} = R_1 \parallel R_2 \parallel r_\pi$。
• 放大器對訊號源的總電壓增益為： $A_{vs} = \frac{v_o}{v_s} = \left( \frac{R_{in}}{R_S + R_{in}} \right) \cdot (-g_m R_C)$

3. 低頻轉折頻率（Lower Corner Frequency）：

• 輸入耦合電容 $C_C$ 所對應的轉折頻率 $f_C$：由 $C_C$ 兩端看入的等效電阻 $R_{eqC}$ 決定： $R_{eqC} = R_S + (R_1 \parallel R_2 \parallel r_\pi)$ $f_C = \frac{1}{2\pi R_{eqC} C_C} \implies C_C = \frac{1}{2\pi f_C R_{eqC}}$
• 射極旁路電容 $C_E$ 所對應的轉折頻率 $f_E$：由 $C_E$ 兩端（射極至接地）看入的等效電阻 $R_{eqE}$ 決定。根據阻抗反射法則，基極端電阻反射至射極端需除以 $(1 + \beta)$： $R_{eqE} = R_E \parallel \left[ \frac{r_\pi + (R_1 \parallel R_2 \parallel R_S)}{1 + \beta} \right]$ $f_E = \frac{1}{2\pi R_{eqE} C_E} \implies C_E = \frac{1}{2\pi f_E R_{eqE}}$

解題方法

因考卷題文未列出電路圖中之電阻及電源數值（原題圖二標註於圖形中），本題依此類考試經典共射極放大電路標準參數作答：$V_{CC} = 10\,\mathrm{V}$、$R_S = 1\,\mathrm{k\Omega}$、$R_1 = 40\,\mathrm{k\Omega}$、$R_2 = 10\,\mathrm{k\Omega}$、$R_C = 2\,\mathrm{k\Omega}$、$R_E = 1\,\mathrm{k\Omega}$，並同步給出全符號解析通式。

步驟一：直流偏壓分析與小訊號參數計算

1. 基極戴維寧等效： $V_{TH} = 10 \times \frac{10}{40 + 10} = 2\,\mathrm{V}$ $R_{TH} = 40\,\mathrm{k\Omega} \parallel 10\,\mathrm{k\Omega} = \frac{40 \times 10}{40 + 10} = 8\,\mathrm{k\Omega}$

2. 基極與集極直流電流： $I_B = \frac{V_{TH} - V_{BE(\mathrm{on})}}{R_{TH} + (1 + \beta)R_E} = \frac{2 - 0.7}{8\,\mathrm{k\Omega} + (1 + 120) \times 1\,\mathrm{k\Omega}} = \frac{1.3\,\mathrm{V}}{129\,\mathrm{k\Omega}} \approx 10.08\,\mu\mathrm{A}$ $I_C = \beta I_B = 120 \times 10.08\,\mu\mathrm{A} \approx 1.21\,\mathrm{mA}$

3. 驗證主動區工作條件： $V_E = (1 + \beta)I_B R_E = 121 \times 10.08\,\mu\mathrm{A} \times 1\,\mathrm{k\Omega} \approx 1.22\,\mathrm{V}$ $V_C = V_{CC} - I_C R_C = 10 - 1.21\,\mathrm{mA} \times 2\,\mathrm{k\Omega} = 7.58\,\mathrm{V}$ $V_{CE} = V_C - V_E = 7.58 - 1.22 = 6.36\,\mathrm{V} > V_{CE(\mathrm{sat})} \approx 0.2\,\mathrm{V} \quad \text{（主動區假設成立）}$

4. 小訊號參數： $g_m = \frac{I_C}{V_T} = \frac{1.21\,\mathrm{mA}}{26\,\mathrm{mV}} \approx 46.54\,\mathrm{mA/V}$ $r_\pi = \frac{\beta}{g_m} = \frac{120}{46.54\,\mathrm{mA/V}} \approx 2.58\,\mathrm{k\Omega}$

步驟二：中頻帶增益計算

在中頻帶，$C_C$ 與 $C_E$ 視為短路：

1. 輸入端交流等效電阻： $R_{in} = R_1 \parallel R_2 \parallel r_\pi = R_{TH} \parallel r_\pi = 8\,\mathrm{k\Omega} \parallel 2.58\,\mathrm{k\Omega} = \frac{8 \times 2.58}{8 + 2.58} \approx 1.95\,\mathrm{k\Omega}$

核心觀念

本題旨在評量雙載子接面電晶體（BJT）多級／串疊放大電路（Cascode Amplifier）​之直流偏壓與小訊號交流分析，涵蓋以下核心觀念與公式：

1. 直流偏壓分析與晶體工作區判別：

• 忽略基極電流（因 $\beta = 100 \gg 1$），基極偏壓由電阻分壓決定： $V_B \approx V_{CC} \cdot \frac{R_{\mathrm{down}}}{R_{\mathrm{up}} + R_{\mathrm{down}}}$
• 射極直流電流與集極直流電流： $I_E = \frac{V_B - V_{BE(\mathrm{on})}}{R_E}, \quad I_C = \alpha I_E \approx I_E$
• 順向主動區（Forward-Active Mode）條件：$V_{BE} = V_{BE(\mathrm{on})} = 0.7\,\mathrm{V}$ 且 $V_{CE} \ge V_{CE(\mathrm{sat})} \approx 0.2\,\mathrm{V}$。

2. BJT 小訊號混合 $\pi$ 與 T 模型參數（題目給定 $V_A = \infty \implies r_o = \infty$）：

• 轉導（Transconductance）： $g_m = \frac{I_C}{V_T}$
• 基極輸入電阻： $r_\pi = \frac{\beta}{g_m} = \frac{\beta V_T}{I_C}$
• 射極輸入電阻： $r_e = \frac{V_T}{I_E} = \frac{\alpha}{g_m} \approx \frac{1}{g_m}$

3. 串疊放大器特性：

• 電路由下層共射極（CE）級與上層共基極（CB）級串聯組成。
• 輸入電阻由 CE 級基極向內看入決定。
• CE 級集極負載即為 CB 級射極之輸入電阻（$R_{in2} = r_{e2} \approx 1/g_{m2}$），使得第一級電壓增益 $A_{v1} \approx -1$，進而消除了密勒效應（Miller Effect）；高頻寬且兼具高電壓增益。

解題方法

本題原卷圖三掃描檔未包含於題文中（缺少電路圖拓撲及外接電阻數值），依據國家考試《電子學》命題慣例（引用 Neamen 微電子學經典題型），圖三為標準 BJT 串疊放大電路，設定代表性標準參數如下以求得定案數值：

• 電源電壓：$V_{CC} = 10\,\mathrm{V}$
• 基極偏壓分壓電阻串（由上而下）：$R_1 = 5.8\,\mathrm{k}\Omega$、$R_2 = 3.4\,\mathrm{k}\Omega$、$R_3 = 5.8\,\mathrm{k}\Omega$
• $Q_1$ 射極電阻：$R_E = 3.17\,\mathrm{k}\Omega$（並聯射極旁路電容 $C_E$ 交流接地）
• $Q_2$ 基極接於 $R_1$ 與 $R_2$ 節點（並聯旁路電容 $C_B$ 交流接地）
• $Q_2$ 集極電阻：$R_C = 4\,\mathrm{k}\Omega$
• 負載電阻：$R_L = 4\,\mathrm{k}\Omega$（經輸出耦合電容 $C_{C2}$ 連接）
• 訊號源：$v_s$ 內阻 $R_S = 1\,\mathrm{k}\Omega$（經輸入耦合電容 $C_{C1}$ 連接）

步驟一：直流偏壓分析（DC Analysis）

1. 分壓電路總電阻： $R_{\mathrm{tot}} = R_1 + R_2 + R_3 = 5.8\,\mathrm{k}\Omega + 3.4\,\mathrm{k}\Omega + 5.8\,\mathrm{k}\Omega = 15\,\mathrm{k}\Omega$
2. $Q_1$ 基極直流電位： $V_{B1} = V_{CC} \cdot \frac{R_3}{R_{\mathrm{tot}}} = 10\,\mathrm{V} \cdot \frac{5.8}{15} \approx 3.867\,\mathrm{V}$
3. $Q_1$ 射極直流電位與射極電流： $V_{E1} = V_{B1} - V_{BE(\mathrm{on})} = 3.867\,\mathrm{V} - 0.7\,\mathrm{V} = 3.167\,\mathrm{V}$ $I_{E1} = \frac{V_{E1}}{R_E} = \frac{3.167\,\mathrm{V}}{3.17\,\mathrm{k}\Omega} \approx 1.0\,\mathrm{mA}$ $I_{C1} = \alpha I_{E1} = \frac{100}{101} \cdot 1.0\,\mathrm{mA} \approx 1.0\,\mathrm{mA}$
4. $Q_2$ 直流工作點： $V_{B2} = V_{CC} \cdot \frac{R_2 + R_3}{R_{\mathrm{tot}}} = 10\,\mathrm{V} \cdot \frac{3.4 + 5.8}{15} = 10\,\mathrm{V} \cdot \frac{9.2}{15} \approx 6.133\,\mathrm{V}$ $V_{E2} = V_{B2} - V_{BE(\mathrm{on})} = 6.133\,\mathrm{V} - 0.7\,\mathrm{V} = 5.433\,\mathrm{V}$ $I_{C2} \approx I_{E2} = I_{C1} \approx 1.0\,\mathrm{mA}$
5. 驗證兩晶體是否均在主動區： $V_{CE1} = V_{E2} - V_{E1} = 5.433\,\mathrm{V} - 3.167\,\mathrm{V} = 2.266\,\mathrm{V} > 0.2\,\mathrm{V} \quad (\text{主動區})$ $V_{C2} = V_{CC} - I_{C2} R_C = 10\,\mathrm{V} - (1.0\,\mathrm{mA})(4\,\mathrm{k}\Omega) = 6.0\,\mathrm{V}$ $V_{CE2} = V_{C2} - V_{E2} = 6.0\,\mathrm{V} - 5.433\,\mathrm{V} = 0.567\,\mathrm{V} > 0.2\,\mathrm{V} \quad (\text{主動區})$

核心觀念

本題考查CMOS 差動放大器（CMOS Differential Amplifier with Current-Mirror Load）​的直流偏壓與小訊號分析。圖四為微電子學中最經典的主動負載差動對架構：

1. 輸入差動對：由兩顆匹配的 NMOS（$M_1$、$M_2$）組成，源極相連並由尾端電流源 $I_Q$ 提供靜態偏壓電流。
2. 主動負載（Active Load）：由兩顆匹配的 PMOS（$M_3$、$M_4$）構成電流鏡，其中 $M_3$ 為二極體連接（Diode-connected），$M_4$ 提供高小訊號負載電阻，並將 $M_1$ 的小訊號電流鏡射疊加至單端輸出節點。
3. 關鍵公式：

• 直流電流分配：對稱狀態下，$I_{D1} = I_{D2} = \frac{I_Q}{2}$。
• 電晶體輸出小訊號電阻（考量通道長度調變效應 $\lambda$）： $r_o = \frac{1}{\lambda I_D}$
• 電晶體小訊號互導（依 Donald Neamen 教材定義 $i_D = K (v_{GS}-V_T)^2$）： $g_m = 2\sqrt{K I_D}$ （若依 Sedra/Smith 定義 $i_D = \frac{1}{2}K (v_{GS}-V_T)^2$，則 $g_m = \sqrt{2K I_D}$）。
• 差動放大器輸出電阻： $R_o = r_{on} \parallel r_{op} = r_{o2} \parallel r_{o4}$
• 開路差動電壓增益（主動負載電流鏡使整體等效跨導 $G_m = g_m$）： $A_d = G_m R_o = g_m (r_{o2} \parallel r_{o4})$

解題方法

圖四中差動對之靜態尾端偏壓電流源標示為 $I_Q = 0.2\,\mathrm{mA}$，正負電源分別為 $V^+$ 與 $V^-$。

步驟一：直流偏壓分析（DC Bias Analysis）

在零差動輸入（差模輸入為零）的對稱靜態條件下，尾端偏壓電流 $I_Q$ 由 $M_1$ 與 $M_2$ 平均分擔： $I_{D1} = I_{D2} = \frac{I_Q}{2} = \frac{0.2\,\mathrm{mA}}{2} = 0.1\,\mathrm{mA} = 100\,\mu\mathrm{A}$

PMOS 主動負載 $M_3$ 串接於 $M_1$ 汲極，故： $I_{D3} = I_{D1} = 0.1\,\mathrm{mA}$

$M_3$ 與 $M_4$ 構成對稱電流鏡，且參數相同（$K_p = 80\,\mu\mathrm{A}/\mathrm{V}^2$），因此： $I_{D4} = I_{D3} = 0.1\,\mathrm{mA}$

此時輸出端靜態電流平衡，所有四顆電晶體之靜態工作電流皆為 $I_D = 0.1\,\mathrm{mA}$。

步驟二：輸出電阻 $R_o$ 計算

單端輸出端取自 $M_2$ 與 $M_4$ 的汲極共同連接節點。

1. 向下看入 NMOS $M_2$ 汲極的交流小訊號電阻為 $r_{on} = r_{o2}$： $r_{o2} = \frac{1}{\lambda_n I_{D2}} = \frac{1}{(0.015\,\mathrm{V}^{-1}) \times (0.1 \times 10^{-3}\,\mathrm{A})} = \frac{1}{1.5 \times 10^{-6}\,\Omega^{-1}} \approx 666.67\,\mathrm{k}\Omega$

2. 向上看入 PMOS $M_4$ 汲極的交流小訊號電阻為 $r_{op} = r_{o4}$： $r_{o4} = \frac{1}{\lambda_p I_{D4}} = \frac{1}{(0.02\,\mathrm{V}^{-1}) \times (0.1 \times 10^{-3}\,\mathrm{A})} = \frac{1}{2.0 \times 10^{-6}\,\Omega^{-1}} = 500\,\mathrm{k}\Omega$

3. 差動放大器的總輸出電阻為兩者並聯： $R_o = r_{o2} \parallel r_{o4} = \frac{1}{(\lambda_n + \lambda_p) I_D} = \frac{1}{(0.015 + 0.02)\,\mathrm{V}^{-1} \times 0.1\,\mathrm{mA}} = \frac{1}{3.5 \times 10^{-6}\,\Omega^{-1}} \approx 285.71\,\mathrm{k}\Omega$

步驟三：開路差動電壓增益 $A_d$ 計算

當輸入差模電壓 $v_d = v_{I1} - v_{I2}$ 時：

• $M_1$ 汲極產生的信號電流為 $i_{d1} = g_{m1} \frac{v_d}{2}$。

核心觀念

本題評量數位積體電路中 CMOS 互補式邏輯閘 與 pseudo-NMOS（偽 NMOS）邏輯閘 的電路合成與拓樸設計能力，核心觀念包含：

1. CMOS 互補邏輯架構：

• 下拉網路（Pull-Down Network, PDN）：由 NMOS 組成，負責將輸出節點拉至低電位（GND）。邏輯變數相乘（AND）以「串聯」實現；相加（OR）以「並聯」實現。若輸出函數為 $Y=\overline{f}$，則 PDN 之導通條件即為 $f_{PDN} = f$。
• 上拉網路（Pull-Up Network, PUN）：由 PMOS 組成，負責將輸出節點拉至高電位（$V_{DD}$）。根據對偶原理（Duality Principle），PDN 中的「串聯」在 PUN 中對應「並聯」；PDN 中的「並聯」在 PUN 中對應「串聯」。
• 一個具 $N$ 個輸入的完整靜態 CMOS 複合邏輯閘，共需 $N$ 顆 PMOS 與 $N$ 顆 NMOS，合計 $2N$ 顆電晶體。

2. pseudo-NMOS 邏輯架構：

• 為一種有比邏輯（Ratioed Logic）。為大幅減少靜態 CMOS 中 PMOS 所佔用的晶片面積與輸入負載電容，將 PUN 簡化為單一顆閘極接地的 PMOS 電晶體（$V_{GS}=-V_{DD}$，保持恆常導通，作為主動負載 Load）。
• 下拉網路仍由 NMOS 構成，輸出與下拉網路導通條件具有天然的反相（Inverting）關係： $Y = \overline{f_{PDN}} \iff f_{PDN} = \overline{Y}$
• 設計非反相型或特定邏輯時，必須先取補數求出 $f_{PDN} = \overline{Y}$，方能正確構建 NMOS 下拉網路。

解題方法

（一）CMOS 邏輯閘電路合成：$Y=\overline{A(BD+CE)}$

1. 下拉網路（PDN，NMOS）設計：

• 邏輯輸出為 $Y = \overline{f}$ 型態，因此下拉條件為： $f_{PDN} = A(BD + CE)$
• 拓樸連接：
• $B$ 與 $D$ 為邏輯 AND $\implies$ NMOS $Q_{NB}$ 與 $Q_{ND}$ 串聯。
• $C$ 與 $E$ 為邏輯 AND $\implies$ NMOS $Q_{NC}$ 與 $Q_{NE}$ 串聯。
• 兩者為邏輯 OR $\implies (Q_{NB}-Q_{ND})$ 支路與 $(Q_{NC}-Q_{NE})$ 支路 並聯。
• 最外層與 $A$ 為邏輯 AND $\implies$ NMOS $Q_{NA}$ 與上述並聯群組 串聯。
• 整體 PDN 連接於輸出端 $Y$ 與接地端（GND）之間。

2. 上拉網路（PUN，PMOS）設計：

• 依據對偶法則（Duality）：
• PDN 中 $Q_{NA}$ 與其餘部分「串聯」 $\implies$ PUN 中 $Q_{PA}$ 與其餘部分 並聯。
• PDN 中 $(BD)$ 與 $(CE)$ 兩支路「並聯」 $\implies$ PUN 中對偶支路彼此 串聯。
• PDN 中 $B$ 串聯 $D$ $\implies$ PUN 中 $Q_{PB}$ 與 $Q_{PD}$ 並聯。
• PDN 中 $C$ 串聯 $E$ $\implies$ PUN 中 $Q_{PC}$ 與 $Q_{PE}$ 並聯。
• PUN 導通函數驗算（利用德摩根定律）： $Y = \overline{A(BD+CE)} = \overline{A} + (\overline{B}+\overline{D})(\overline{C}+\overline{E})$ PMOS 為低電位（0）導通，故當 $A=0$ 時 $Q_{PA}$ 導通；或當 $(B=0 \text{ 或 } D=0)$ 且 $(C=0 \text{ 或 } E=0)$ 時導通，兩者並聯連接於 $V_{DD}$ 與輸出端 $Y$ 之間。

3. 完整 CMOS 電路架構圖：

 VDD
 +-------------+-------------+
 | |
 --+-- |
 o| | |
 A --| QPA | |
 | | |
 --+-- +-----------+-----------+
 | | |
 | --+-- --+--
 | o| | o| |
 | B --| QPB | D --| QPD |
 | | | | |
 | --+-- --+--
 | | |
 | +-----------+-----------+
 | | (節點 N1)
 | +-----------+-----------+
 | | |
 | --+-- --+--
 | o| | o| |
 | C --| QPC | E --| QPE |
 | | | | |
 | --+-- --+--
 | | |
 | +-----------+-----------+
 | |
 +-------------+-------------+
 |
 輸出 Y
 |
 --+--
 | |
 A --| QNA |
 | |
 --+--
 | (節點 N2)
 +-------------+-------------+
 | |
 --+-- --+--
 | | | |
 B --| QNB | C --| QNC |
 | | | |
 --+-- --+--
 | |
 --+-- --+--
 | | | |
 D --| QND | E --| QNE |
 | | | |
 --+-- --+--
 | |
 +-------------+-------------+
 |
 GND

（二）pseudo-NMOS 實現互斥 OR 函數：$Y=\overline{A}B+A\overline{B}$

1. 主動負載（PUN）：

• 由單一顆 PMOS 電晶體（$Q_P$）構成：
• 源極（Source）接 $V_{DD}$。
• 閘極（Gate）接接地端（GND，0 V），維持恆常導通狀態。
• 汲極（Drain）接輸出端 $Y$。

2. 下拉網路（PDN，NMOS）合成：

• pseudo-NMOS 為單端反相驅動架構，輸出端 $Y$ 與下拉網路導通邏輯互為反相：